最近开始系统整理 Cadence Allegro 17.4 的学习记录打算把从原理图到 PCB 的完整流程都过一遍。这是第 01 篇先聚焦原理图部分Capture CIS 17.4。之所以从 Capture CIS 开始是因为整套 Cadence 流程里原理图是源头。原理图画得规不规范、封装属性填得对不对直接决定后面 Allegro PCB Editor 里能不能顺利导入网表、能不能正常摆件布线。很多新手卡在“原理图画完了PCB 那边却导不进去”十有八九是 Capture 这边埋了雷。这篇记录围绕 17.4 版本展开内容包括版本选择与安装、Capture CIS 的界面与工程结构、原理图绘制核心操作、网表导入 PCB 的完整通路以及我实际踩过的一些坑。适合刚接触 Cadence、从 AD 或 PADS 转过来的硬件工程师也适合准备系统学习 Allegro 流程的学生。每个部分我都会尽量写细把“为什么这么做”也说清楚而不是只给步骤。1. 为什么选 17.4版本选择的几个关键考虑1.1 从 16.6 到 17.4改动比想象中大接触 Cadence 的人大多听过 16.6这版本实在太经典了很多公司到现在还在用。但经典归经典官方开发和主流教程的重心早就不在 16.6 上了。17.2 算是个过渡版本真正意义上界面和操作逻辑全面更新的是 17.4。17.4 和 16.6 的差别不是换个皮肤那么简单。Allegro PCB Editor 在 17.4 里菜单结构做了重组显示颜色配置方式变了很多原来在 Options 面板里的设置被挪到了 Display 菜单下。Capture CIS 这边相对改动小一些但高 DPI 支持、元件搜索体验、CIS 数据库配置界面都有明显改进。我的建议很直接如果你是新人直接学 17.4不要从 16.6 起步。原因很简单你现在学的操作习惯要是基于老版本后面换到 17.4 还要经历一段“明明知道功能在哪但就是找不到菜单”的阵痛期。一步到位反而省时间。1.2 安装与许可证配置要点Cadence 17.4 的安装包非常大装之前先确认磁盘空间建议至少留出 20GB 以上。安装目录不要带中文也不要带空格这是老生常谈但总有人踩。我自己习惯把 Cadence 装在 D 盘路径类似D:\Cadence\SPB_17.4尽量避免默认 C 盘不然重装系统的时候哭都来不及。许可证方面17.4 需要先装 Cadence License Manager再装主程序然后配置环境变量CDSROOT指向安装目录LM_LICENSE_FILE指向许可证文件。装完以后打开 Capture CIS如果能正常启动并且元件库能搜索到说明环境没问题。实操里有几个细节值得注意安装顺序反过来会导致 License 工具识别不到主程序只能卸载重来。所以装之前规划好流程。安装过程中会提示选择产品组件Capture CIS 和 Allegro PCB Designer 务必勾上其他组件按需勾选即可装多了占空间装少了后面麻烦。如果电脑有多个 Cadence 版本比如同时装了 16.6 和 17.4环境变量路径要特别注意指向哪个版本就启动哪个版本别被旧版本干扰。2. Capture CIS 17.4原理图设计入口全认识2.1 Capture CIS 到底是个什么角色很多初学者分不清“Capture”和“Capture CIS”的差别。简单说CIS 是 Component Information System元件信息系统的缩写是 Capture 的增强功能能让你在设计原理图的同时从一个统一的元件数据库里选取、查看、插入元件而不是自己去翻各种分散的库文件。17.4 里的 Capture CIS 不只是画原理图它还能干这些事元件库编辑与管理新建元件、修改引脚、制作封装关联生成网表给 Allegro PCB Editor 使用设计规则检查DRC / ERC输出 BOM 物料清单启动 PSpice 仿真如果是原理图级仿真需求管理元件属性比如位号、封装、参数值、厂家型号所以把它当成一个“只会画方块连线的工具”就太浪费了。整个 Cadence 流程里Capture CIS 是数据源头你在原理图里填的每个属性都会跟着网表流到 PCB 那边影响摆件、布线、出生产文件。2.2 工程文件结构认识 .dsn、.opj、.olb新建一个工程的时候Capture 会生成一堆文件最核心的是这三个.opj工程文件记录工程里包含哪些设计文件和元件库引用。.dsn设计文件原理图实际内容都在这里。打开工程后左侧项目管理器里能看到类似your_project.dsn SCHEMATIC1 PAGE1的层级。.olb元件库文件。Capture 自带的库在安装目录下的tools/capture/library里你也可以自己新建.olb文件放自定义元件。实际工作中.dsn是最重要的交付文件。发给同事或外协时通常要连.olb或相关库一起发否则别人打开你的原理图会看到一堆元件“问号”或者找不到元件库。我的习惯是项目根目录下建一个library文件夹把项目专用元件库放在里面和.dsn文件放在同一层级方便归档和管理。不要把所有元件都画在默认库里不然项目一多库就乱成一锅粥。2.3 17.4 界面布局先摸清菜单再动手画打开 Capture CIS 17.4界面分几个核心区域左侧项目管理器管理工程结构、库文件、输出文件。中间原理图编辑区画原理图的地方。顶部菜单栏文件、项目、工具、选项等一级菜单。下方状态栏/命令行实时反馈操作状态。17.4 的菜单组织整体上还是“File / Edit / View / Place / Macros / Accessories / Options / Window / Help”这一套但很多功能的入口位置和 16.6 有差异。刚开始不熟悉没关系多用快捷键能显著提升效率。我画原理图时最常用的快捷键先列出来P放置元件Place PartW连线WireN放置网络别名Net AliasB总线BusE放置总线入口Bus EntryG放置地符号GroundF放置电源符号PowerX放置无连接标记No ConnectI放大视角相关操作按住I放大、O缩小快捷键用熟了画图速度会快很多。尤其是大规模原理图一个个点菜单是灾难。3. 原理图绘制实操从元件库到完成整图3.1 新建工程、元件库与 CIS 配置开关打开 Capture CIS在 File 菜单新建 Project。弹出的对话框里Name填工程名Location选保存路径。Create a New Project Using那一栏选Schematic这里有讲究Analog or Mixed A/D带 PSpice 仿真能力的原理图工程。PC Board Wizard向导式创建适合快速生成一个带 PCB 规则的工程。Schematic纯原理图工程最简单直接。如果只是想画原理图然后布局布线选Schematic或者PC Board Wizard都可以。我习惯选Schematic后面需要仿真时再单独建仿真工程避免一堆仿真模型参数干扰。刚装好软件的朋友经常会问“Capture CIS 开关在哪”。这里的“CIS 开关”其实指的是 CIS 配置功能。在菜单Options CIS Configuration里第一次点击会要求指定 CIS 配置文件.dbc。如果你没有现成的公司数据库配置可以先取消不影响普通原理图绘制。真正需要用到 CIS 数据库比如从企业元件库选型、自动带出封装和 BOM 信息时才必须配置.dbc文件。我自己画项目原理图时如果公司没有统一元件数据库就先在 Capture 自带的discrete.olb、connector.olb、microchip.olb这些库里找元件找不到再画自定义库。等元件库积累到一定规模再考虑上 ODBC 数据源做 CIS 管理这个后面第 5 章会详细说。3.2 新建元件与引脚编辑封装名从这里开始对错很多项目里会遇到库里没有的元件。这时候要自己画元件符号步骤不算难但有几个细节决定后面能否顺利导入 PCB。先File New Library在左侧项目管理器里会多出一个库文件。右键库名选择New Part弹出属性框Name元件符号名一般和芯片型号或功能名对应。Part Reference Prefix位号前缀比如电阻R、电容C、芯片U。PCB Footprint这里填 Allegro 封装名比如SOIC-8、R0603。这个值必须和 Allegro 封装库里的名称完全一致大小写都不能错。Part Number、Value根据情况填。属性里最容易出错的就是PCB Footprint。我见过太多案例原理图画得漂漂亮亮到了 PCB 导入时报missing footprint查半天发现是封装名里多了个空格或者大小写不一致。Capture 匹配封装名是区分大小写的R0603和r0603是两回事。引脚编辑是在元件符号编辑区里做的。Place Pin打开引脚放置对话框Name引脚名比如VCC、GND、A0。Number引脚编号必须唯一。Type电气类型有Input、Output、Bidirectional、Power、Ground、Passive等。ERC 检查会参考这些类型该设 Power 的设成 Passive后面 DRC 可能报错。Shape引脚形状常见Line、Clock、Dot。画完一个元件后建议立刻放一张到原理图里做冒烟测试看引脚编号对不对、电气类型对不对再继续画下一个。一次画一堆再做检查返工成本更高。3.3 原理图绘制核心操作与命名规范新建 Schematic 后在 SCHEMATIC1 下可以添加多页图纸右键选择New Page适合大项目分模块画图。放置元件的标准流程是按P打开 Place Part 对话框。在Libraries里选择库文件搜索元件名。支持通配符比如输入*74*可以搜到所有名字带 74 的元件。双击元件名在原理图页面上点击放置按R旋转方向按H水平翻转按V垂直翻转。放好后按Esc退出放置模式。连线时按W点击起点、终点拐角自动生成。总线用B总线命名如DATA[0..7]。网络标号用N命名要规范我一般习惯电源网络统一叫VCC_3V3、VCC_5V、GND不要直接用3V3这种没上下文的名字。信号网络尽量用英文缩写加功能比如I2C_SCL、UART_TX、SPI_MOSI。不要用NET1、NET2这种无意义命名后面调试和出 BOM 时你会感谢自己的命名规范。多页原理图之间要用 Off-Page Connector 连接菜单Place Off-Page Connector或者直接搜索OFFPAGE放置。同名网络在不同页面通过 Off-Page 连接器关联不能用导线直接跨页连。每页上的 Off-Page 连接器名字必须完全一致大小写也要一致否则跨页网络连接会失败。3.4 DRC 与位号重排出网表前必做的两件事原理图全部画完后我从不直接生成网表而是先做位号重排和 DRC两件事顺序都有讲究。位号重排用Tools Annotate对话框里Action选Incremental ReferenceOptions里选Reset Parts加Incremental然后点确定。Capture 会按从左到右、从上到下的顺序重新分配位号解决中途删改元件导致的跳号、重号问题。重排之后再做 DRC菜单Tools Design Rules Check。勾选Create DRC Markers for Warnings然后执行检查。检查完成会生成.drc文件双击错误条目可以跳转到原理图对应位置。新手常见几个 DRC 报错输出引脚悬空芯片输出脚没连出去也没加 No Connect 标记。同名网络被不同的 Off-Page 连接器关联名字打错一个字母。Power 类型引脚接了非电源网络。引脚类型不匹配比如 Output 接 Output。DRC 报告里的Error必须清零Warning能清尽量清。带一堆 Error 出网表后面 PCB 端导入时大概率也会出问题。4. 从原理图到 PCB网表、封装与版本匹配的完整通路4.1 生成 Allegro 网表不是画完图就能进 PCBCadence 的流程不像 AD 那样原理图和 PCB 在同一个工程里直接同步Capture 画完原理图必须先输出网表文件再由 Allegro PCB Editor 导入。操作路径是菜单Tools Generate Netlist。弹出的对话框里有很多格式选Allegro然后点确定。生成成功后工程目录下会多出一个allegro文件夹里面有pstchip.dat、pstxnet.dat、pstxprt.dat三个文件。这三个文件分别记录芯片信息、网络连接信息、元件属性信息。PCB 端导入时主要的入口文件是pstxnet.dat。生成网表之前再看一眼工程里有没有未保存的改动保存之后再生成。Netlist 生成过程不会自动保存原理图忘了保存会导致网表内容和实际原理图不一致这个是很多人在合作项目里吃过亏的点。4.2 Allegro 导入网表版本不匹配是最大的坑Allegro PCB Editor 里导入网表的路径是Logic Netlist Logic弹出的对话框中Netlist Type选Other。在Netlist Files那一栏选择 Capture 生成的pstxnet.dat。点击Import Netlist开始导入。这一步最常见也最折磨人的报错是Design file not recognized, or version is too old。原因很直白Capture 17.4 生成的网表格式比较新如果用 Allegro 16.6 或 17.2 尝试导入它认不出来。更麻烦的是反过来如果你用老版本 Capture 生成的网表导入新版本 Allegro兼容性也不一定好。解决方案有三条路最推荐Capture 和 Allegro 使用同一个版本套装。装 17.4 就整套都用 17.4。如果公司环境只能混用版本检查 Capture 的Generate Netlist对话框里有没有兼容选项。17.4 的 Capture 在个别场景下可以生成兼容旧版本的网表但并不是所有功能都支持需要提前测试。用第三方网表格式过渡比如生成EDIF或Other格式再在 Allegro 里对应导入但这样会丢失一部分属性信息不是万不得已不用。我自己吃过这个亏。有次帮同事救急他 Capture 16.6 画的原理图非要用 Allegro 17.4 导入折腾了一下午最后选择把原理图在 17.4 里重新导一遍问题才解决。所以版本统一这件事项目启动前就要确认好别等画完了再补救。4.3 封装关联与库路径missing footprint 的根源网表导入成功后Allegro 的 Import Logic 对话框里如果出现一堆missing footprint提示说明原理图里的PCB Footprint属性值和 Allegro 封装库里的封装名对不上。这个问题的排查顺序非常固定先看原理图元件属性里的PCB Footprint到底填的什么。再看 Allegro 封装库路径下有没有同名的.dra、.pad文件。反复确认大小写和特殊字符R0603和r0603不一样SOIC-8和SOIC_8不一样。Allegro 的封装库路径在Setup User Preferences里配置搜索psmpath和padpath把封装文件和焊盘文件所在目录加进去。如果网表导入时提示找不到封装优先检查这两条路径是否包含你的封装库目录。有个经验值得分享公司里多人协作时大家原理图里用的封装名必须有一份统一的规范表。比如电阻 0402 就叫R0402电容 0402 就叫C0402不要这个工程师填0402那个工程师填R_0402最后导入 PCB 时全是 missing footprint互相扯皮。5. 实用技巧与高频问题排查5.1 BOM 导出别只会复制 ExcelCapture 自带 BOM 功能在Tools Bill of Materials。默认输出是文本格式但勾选Open in Excel可以直接用 Excel 打开方便整理。如果需要带厂家型号、封装、价格等定制信息那就得靠 CIS 和 ODBC 数据源了。很多公司在 Windows 上用 Access 或 Excel 建元件数据库Capture CIS 通过 ODBC 连上去画图时就能从库里选取元件自动带出完整属性。Windows 下设置 ODBC 数据源的流程大概是控制面板 管理工具 ODBC 数据源。注意位数Capture CIS 是 32 位程序如果你系统是 64 位需要在C:\Windows\SysWOW64\odbcad32.exe里配置 32 位数据源否则 Capture 看不到你配的 DSN。选择对应驱动比如 Access 选Microsoft Access DriverSQL Server 选对应的 SQL 驱动。配置数据库路径、用户名密码。回到 Capture 的Option CIS Configuration选择.dbc文件或新建一个绑定刚才创建的数据源。.dbc文件本质是配置文件告诉 Capture 用哪个 ODBC 数据源、从哪张表读取元件、每个字段对应原理图里的什么属性。这一步配置好之后放置元件时点右键选择Link Database Part就能从数据库搜索元件属性自动填入。ODBC 配置看起来繁琐但数据源一旦建好受益是长期的。项目里几百个元件如果靠手工填属性又慢又容易错。5.2 InterSheet References 报错处理多页原理图里如果用了Tools Annotate Add Intersheet References给跨页网络添加引用标识有时候会报错或者出来的引用是问号。我遇到过的情况基本分三类Off-Page Connector 名称不一致页面 A 叫I2C_SCL页面 B 叫I2C_SCL_1系统匹配不上。跨页网络没有用 Off-Page Connector而是直接用网络标号跨页这种在 Capture 里是无效连接Intersheet References 自然找不到目标。图纸页顺序没理顺引用编号混乱。解决办法也简单先统一全工程的 Off-Page Connector 命名再重新生成 Intersheet References。这个功能本身不是必须的小项目画个两页三页不加引用也能看懂大项目几十页加上引用能省不少翻图时间。5.3 导出 DXF、坐标文件等常见操作备忘很多人在网上搜“allegro 导出 dxf”“allegro 导出坐标文件”这里提前说一句这些操作都在 Allegro PCB Editor 里完成不属于 Capture 阶段。Capture 这边能导出的常见文件是原理图 PDFFile Export PDF和 BOM。关于 Allegro 导出 DXF等后面写到 PCB Editor 学习记录的时候我再详细展开。这里先记录一个容易踩的坑导出坐标文件时格式要选对单位要和板厂确认不然贴片机那边读到毫米和密尔混用的坐标文件整个产线都会停下来骂人。5.4 高频问题速查表问题现象常见原因解决办法Capture 里找不到 CIS 功能未配置 CIS 数据库文件菜单Options CIS Configuration配置.dbc文件生成网表后 Allegro 导入报版本太旧Capture 和 Allegro 版本跨度太大统一使用 17.4 套装或改用兼容网表格式导入网表提示 missing footprint封装名不一致或库路径未配置检查PCB Footprint属性、psmpath、padpath原理图元件无法搜索到当前库没有该元件切换到正确的.olb库或用通配符搜索DRC 报引脚悬空输出脚没接网络也没放置 No Connect补连网络或放置X无连接标记Intersheet References 显示问号Off-Page 网络名不一致统一 Off-Page Connector 命名后重新生成BOM 打开后乱码字符编码不一致导出时选择 UTF-8 或 GBK 编码按需调整写在最后学习记录向第 02 篇出发这一篇记录了 Capture CIS 17.4 从安装、建工程、画原理图到生成网表的完整链路。里面每一个坑都是自己一个个踩出来的尤其是版本匹配和封装名一致性这两件事看起来不起眼实际项目中无数人在这里卡壳。我个人在实操中最深的体会是Cadence 这套工具链的“惯性”非常强前期的工程结构、元件库规范、命名标准决定了后面 PCB 阶段的工作效率。Capture 阶段花费的每一分钟都会在 Allegro 那边以十倍的时间还回来——要么是帮你省时间要么是让你还债。所以原理图阶段不要赶工规范和细节比速度重要得多。下一篇学习记录我打算写 Allegro PCB Editor 17.4 的界面与设计规则设置重点覆盖走线相关操作、封装库管理、DXF 导出和坐标文件输出这些高频需求。有同样在学 17.4 的朋友可以一起交流踩坑心得。