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RISC-V指令集架构ISA是一种基于精简指令集RISC原则的开源处理器架构。它支持32位和64位运算包括整数、浮点、向量和自定义扩展等多种功能。RISC-V的模块化设计使得开发者可以根据具体需求选择适当的扩展从而实现定制化的处理器设计。phase1 已搭好一个简化的 32 位 RISC-V 三级流水线内核形成了“取指 → 译码 → 执行并写回”的基本通路。目前重点是 ADDI、ADD 和寄存器数据相关的处理还不是完整的 RV32I 内核。已完成的部分模块当前功能pc_reg / ifetch / romPC 复位为 0每拍加 4按地址从 ROM 取指if_id / id_ex保存流水级之间的指令、地址、操作数和写回控制复位时注入 NOPid提取指令字段读取源寄存器对 ADDI 的立即数做符号扩展ex实现 ADDI、ADD以及尚有错误的 SUB 分支regs32 个 32 位寄存器、双读单写保证 x0 读取为 0、禁止写入open_risc_v_soc / tb连接内核和 ROM加载程序打印寄存器值其中比较关键的是寄存器堆已经加入 EX 结果到 ID 读端口的前递。当读取地址与当前写回地址相同时直接使用执行结果使相邻算术指令可以连续运行。当前测试在验证什么[测试程序](D:/Desktop/Job/RISC_V/phase1/tb/inst_data_ADD.txt)包含三条指令addi x27, x0, 38 addi x28, x0, 120 add x29, x27, x28预期最终结果为x27 38、x28 120、x29 158。第三条指令紧跟着使用 x28能够检验前递是否生效。目录中已有 ModelSim 工程、编译记录和波形文件。本次是源码检查没有重新运行仿真因此上述数值是预期结果不能当作本次实测结论。 RISC-V：开源芯片的未来之选
RISC-V指令集架构ISA是一种基于精简指令集RISC原则的开源处理器架构。它支持32位和64位运算包括整数、浮点、向量和自定义扩展等多种功能。RISC-V的模块化设计使得开发者可以根据具体需求选择适当的扩展从而实现定制化的处理器设计。phase1 已搭好一个简化的 32 位 RISC-V 三级流水线内核形成了“取指 → 译码 → 执行并写回”的基本通路。目前重点是 ADDI、ADD 和寄存器数据相关的处理还不是完整的 RV32I 内核。已完成的部分模块当前功能pc_reg / ifetch / romPC 复位为 0每拍加 4按地址从 ROM 取指if_id / id_ex保存流水级之间的指令、地址、操作数和写回控制复位时注入 NOPid提取指令字段读取源寄存器对 ADDI 的立即数做符号扩展ex实现 ADDI、ADD以及尚有错误的 SUB 分支regs32 个 32 位寄存器、双读单写保证 x0 读取为 0、禁止写入open_risc_v_soc / tb连接内核和 ROM加载程序打印寄存器值其中比较关键的是寄存器堆已经加入 EX 结果到 ID 读端口的前递。当读取地址与当前写回地址相同时直接使用执行结果使相邻算术指令可以连续运行。当前测试在验证什么[测试程序](D:/Desktop/Job/RISC_V/phase1/tb/inst_data_ADD.txt)包含三条指令addi x27, x0, 38 addi x28, x0, 120 add x29, x27, x28预期最终结果为x27 38、x28 120、x29 158。第三条指令紧跟着使用 x28能够检验前递是否生效。目录中已有 ModelSim 工程、编译记录和波形文件。本次是源码检查没有重新运行仿真因此上述数值是预期结果不能当作本次实测结论。