板子回来第三天四块样板里有两块千兆口死活不 upMDIO 能读到 PHY ID自协商却一直停在 100M换网线、换对端交换机都没用。最后拿示波器量 RGMII 的 TXC 和数据才发现 MAC 侧加了约 2ns 的时钟延时PHY 内部的 delay 又没关掉两边一起延采样窗口直接偏到数据跳变沿上。这类问题一天能查出来算运气好查不出来能耗掉一整周。千兆以太网 PHY 的硬件设计就是这样原理不难难的是一堆互相咬合的细节接口形态、电源域、时钟、差分走线、配置引脚、复位时序任何一处松了链路都会以能通但不稳这种最难定位的方式报出来。这篇内容想聊的是千兆以太网 PHY 从选型到 layout 到调通的完整链路重点放在硬件设计上真正会踩的坑而不是把芯片手册的目录翻译一遍。适合正在画网口、或者手上有一块 link 不上的板子要救的人看。不需要你是射频专家但基本的传输线概念、看时序图的能力还是要有不然下面很多判断你没法自己验证。1. 先把PHY这个词的语境划清楚1.1 以太网 PHY 和 DDR PHY 不是同一个东西搜 PHY 硬件设计出来的资料里混着好几类东西DDR PHY、MIPI D-PHY、以太网 PHY、还有 SerDes 里通用意义上的 PHY 层。DDR PHY 是内存控制器的一部分本质是一堆做时序对齐、训练、延迟锁定的电路通常以硬核形式集成在 SoC 内部它的关注点是 Fly-by 拓扑、写均衡、读写窗口电源是 DDR 的 VDDQ时钟是内存时钟。以太网 PHY 是另一回事它干的是把 MAC 层的并行数字数据编码成能在双绞线上跑的模拟差分信号自带 ADC/DAC、自适应均衡、回波抵消很多还是独立封装的一颗芯片。两者的电源、时钟、走线规则几乎没有交集把 DDR 的等长要求套到网口上或者反过来用网口的差分规则去处理 DDR 的地址线方向从一开始就歪了。看到PHY先确认是哪一类这是省时间的第一步。1.2 一条千兆链路上每个角色各自管什么从芯片往外走顺序是 MAC、PHY、变压器或共模电感、RJ45、网线。MAC 管组帧、CRC 校验、流控属于数字逻辑PHY 管 8B/10B 编码1000BASE-X 场景、PAM5 调制、线路驱动和接收均衡变压器管电气隔离和共模抑制RJ45 管机械连接和线序定义网线管信号传输。硬件工程师实际负责的是 PHY 往右这一段包括 PHY 自己的供电、时钟、配置以及从 PHY 到 RJ45 的模拟走线。理解这个分工的意义在于链路上不出先判断问题出在哪一段。MDIO 读得到 ID 说明数字接口和控制通道是活的问题大概率在模拟前端或者配置MDIO 都读不到那要先看电源、时钟和复位跟变压器没关系。1.3 千兆和百兆在硬件上的真实差别很多人做惯了百兆觉得换个千兆 PHY 就是换个型号的事结果 layout 完全推倒重来。差别主要有三处。第一是线对数百兆只用 1/2 和 3/6 两对千兆四对全用每对跑 250Mbps采用 PAM5 编码所以变压器必须是四通道的共模电感和 Bob Smith 终端也要四路齐备少一路就降速或者直接不 up。第二是接口百兆常见 RMII50MHz 时钟、2bit 数据千兆常见 RGMII125MHz DDR 时钟、4bit 数据或者 SGMII 这种 SerDes 方案速率和时序要求完全不同。第三是模拟前端的带宽要求千兆的差分信号基频高得多走线长度、阻抗连续性、参考平面完整性的容差都收紧了。国产百兆 PHY 芯片有不少能跟国外型号做到引脚兼容替换时寄存器基本不用改但千兆替换的兼容性就没那么好了配置和延时模式经常要重新对。2. 接口形态选型RGMII、SGMII 还是 GMII2.1 几种常见接口的引脚账和适用场景选接口本质上是在引脚数、时序难度、走线长度和成本之间做权衡。GMII 是最原始的方案8bit 数据、125MHz 单沿采样引脚多到吓人现在基本只有老平台还在用。RGMII 把数据位宽压到 4bit改双沿采样引脚省一半代价是时序窗口变窄对延时控制非常敏感。SGMII 走 SerDes一对差分收发速率 1.25Gbps引脚最少适合背板或者 PHY 和 MAC 离得远的场合但需要 MAC 侧有 SerDes 资源且要处理 AC 耦合和差分匹配。接口类型数据位宽时钟引脚数单向典型场景GMII8bit125MHz 单沿12老平台已少见RGMII4bit125MHz 双沿6主流消费/工控SGMII串行1.25Gbps2差分背板、远距离QSGMII串行5Gbps2差分多口交换提示如果 MAC 侧的 RGMII 控制器支持内部延时调节优先把延时放在 MAC 侧PHY 侧保持在非延时模式这样配置集中在一处排查时变量更少。2.2 RGMII 的延时模式最容易翻车的地方RGMII 规定发送端要在时钟和数据之间做出 1.0ns 到 2.6ns 的偏移让接收端的采样点落在数据眼图的中心。实现方式有两种MAC 侧在 TXC 上做延时或者 PHY 内部做延时。麻烦在于两边都不知道对方做了什么。如果 MAC 默认加了延时PHY 的 RGMII delay 又是使能状态加起来接近 4ns接收端采样点就跑到数据跳变沿上了表现是自协商能过、能 link但一跑流量就大量 CRC 错误或者干脆协商不到千兆。反过来两边都不加延时采样点落在数据跳变位置同样不稳。判断方法很直接查 MAC 侧控制器的寄存器手册确认 RGMII 延时是内部加还是外部加查 PHY 的 strap 或寄存器确认 RGMII delay 是开还是关。两边只能有一边开。如果是 FPGA 方案RGMII IP 核里通常有 TX/RX delay 的选项常见做法是让 PHY 侧加延时FPGA 侧用 IDELAY 做微调如果是 SoC 内置 MAC通常由设备树的 phy-mode 字段决定比如 rgmii-id、rgmii-txid、rgmii-rxid 这几种写法具体含义要和内核驱动版本对齐写错了照样通不了。2.3 SGMII 场景下和 PHY 配合的注意点用 SGMII 的时候MAC 侧的 SerDes 要配置成 MAC 模式PHY 侧配置成 PHY 模式这个在带 SGMII IP 核的平台上是必查项。配错了的现象是链路完全起不来或者起来后带宽对不上。AC 耦合电容一般是 100nF放在发送端靠近源的位置有些 PHY 内部已经有耦合电容外面再串一个就变成双重隔直直流偏置点跑偏接收端会一直报信号丢失。另外 SGMII 是 8B/10B 编码、1.25Gbps 线速率对参考时钟的抖动比 RGMII 敏感得多如果 PHY 和 MAC 用同一个时钟源分出来的两路要注意时钟缓冲器的附加抖动不能太大。2.4 接口选择背后真正的取舍逻辑很多人选接口只看引脚够不够其实真正的约束是走线长度和板层成本。RGMII 是并行总线六根信号加一根时钟走线长了组内偏斜就控制不住一般建议控制在 10cm 以内而且需要完整参考平面SGMII 一对差分走 30cm 也没问题但代价是 MAC 侧必须有 SerDes且 PCB 上要按高速差分规则处理层叠要求反而更高。如果板子空间紧张、PHY 离 MAC 很近RGMII 是最省钱的方案如果是多口设备或者背板结构SGMII 或 QSGMII 更合适。还有一种情况是 PHY 离 RJ45 很远比如网口做在前面板、主板在后面这时候要么把 PHY 也放到前面板附近要么用 SGMII 跨板连接绝对不能让 RGMII 走排线过去。3. 电源树设计多电源域、时序与纹波3.1 一颗千兆 PHY 到底要几路电千兆 PHY 的电源域比百兆多典型的有内核数字电源1.0V 或 1.05V、模拟电源1.0V 或 1.2V给 SerDes 和 ADC/DAC、IO 电源2.5V 或 3.3V看 MAC 侧电平、以及部分型号需要的 1.8V 或 3.3V 模拟电源。具体几路、每路多大电流、噪声容限多少必须逐条对着数据手册的 Power Supply Requirements 表格抄下来不能凭经验估。常见坑是漏掉某一路模拟电源或者把两路不同域的电源用一个磁珠连起来省事结果链路能通但在高温或者长线情况下丢包。电源域典型电压供给对象纹波要求常见误区数字内核1.0V/1.05V内部逻辑一般 3% 以内用大电流 DCDC 但滤波不足模拟/SerDes1.0V/1.2VADC/DAC、PLL通常 2% 以内和数字域共用一路IO2.5V/3.3VRGMII、MDIO5% 以内电平和 MAC 侧不匹配模拟 IO3.3V线路驱动2% 以内缺去耦靠近引脚没电容3.2 LDO 还是 DCDC噪声和效率的取舍模拟域优先用 LDO这不是保守是因为 PHY 的接收灵敏度对电源噪声很敏感DCDC 的开关纹波和开关节点辐射会直接抬高接收端的噪声底长线场景下表现为误码率上升。数字内核电流大的话用 DCDC 更合理效率高、发热小但输出滤波要做足电感选低直流电阻、屏蔽型的输出电容按手册推荐值配通常需要一个 22uF 以上的大电容加若干 0.1uF 小电容。如果一定要用 DCDC 给模拟域供电至少要在后面串一级 LDO 做二次稳压或者用磁珠加 LC 滤波把开关频率的谐波压下去并且开关频率要避开 PHY 内部 PLL 的敏感频段。实际项目里我一般是这样分的内核走 DCDC模拟和 IO 走 LDOLDO 的输入从 DCDC 的 3.3V 或者 5V 取。3.3 上电时序和复位释放的关系PHY 对电源上电顺序通常没有特别严格的要求但有两点必须保证一是所有电源稳定之后才能释放复位二是参考时钟必须在复位释放前就已经稳定。手册里一般会给一个最小值比如复位低电平至少保持 10ms这个时间是从最后一路电源稳定和时钟稳定开始算的。很多板子 link 不上就是因为复位电路用了简单的 RC上电时电容充电太快复位释放的时候晶振还没起振PHY 内部的 PLL 锁不上之后就一直处于异常状态必须重新上电才行。稳妥的做法是用带延时的复位芯片或者从 MCU/SoC 拉一个 GPIO 控制复位把复位释放时机掌握在自己手里。3.4 去耦电容的选值和摆放去耦这块的经验是容值组合按手册给但摆放比容值更重要。1uF 以下的电容要尽量贴近电源引脚回路面积越小越好过孔直接打在焊盘旁边不要拉长线再打过孔。模拟电源引脚旁边通常还需要一个 0.1uF 加一个 1nF 或者 10nF 的组合用来吸收高频噪声。100nF 以上的大电容可以放在电源平面附近负责中低频。另外要注意PHY 底部的散热焊盘一般要接到地但不要把所有地过孔都堆在电源引脚附近否则回流路径被打断反而变差。如果板子空间紧张宁可牺牲一点摆放的美观也要保证每个电源引脚的旁边都有自己的小电容。4. 时钟方案晶振、时钟输入与抖动预算4.1 25MHz 晶振的负载电容怎么算千兆 PHY 绝大多数用 25MHz 无源晶振内部 PLL 倍频到 125MHz。晶振选型时最容易被忽略的是负载电容匹配。晶振手册会给出一个 CL 值比如 18pF意思是这颗晶振在设计时是按负载电容 18pF 来校准频率的。实际电路里两个匹配电容 C1、C2 串起来再和杂散电容并联公式是 CL C1×C2/(C1C2) Cstray当 C1 C2 时简化为 CL C1/2 Cstray。假设 Cstray 取 3pF要得到 18pF 的负载C1 C2 2×(18-3) 30pF。如果随手放两个 22pF实际负载只有 14pF 左右频偏会跑到几十 ppm 甚至更多链路在常温下能用一上高温就掉线。所以匹配电容一定要算不要抄参考设计。4.2 ppm、相噪和抖动对千兆链路的影响千兆 PHY 对参考时钟的精度要求通常是 ±50ppm 以内这个容易满足难的是抖动。RGMII 是 125MHz 时钟周期 8ns双沿采样任何一个边沿抖动超过几百皮秒就会吃掉采样裕量SGMII 的 1.25Gbps 串行信号对抖动的容忍度更低参考时钟的相位噪声会直接转化成误码。选晶振的时候不要只看 ppm还要看相位噪声指标尤其是偏离载波 10kHz 到 1MHz 这一段这段的噪声会通过 PLL 放大。普通的廉价晶振在 25MHz 下的相噪可能比专用时钟晶振差 10dB 以上长线或者高温场景下差别很明显。4.3 时钟走线和时钟共享的注意点如果系统里有多个 PHY或者 PHY 和 MAC 要共用一个时钟源时钟树的设计就很重要。用时钟缓冲器分路的时候要选附加抖动小的型号输出端串阻通常用 22Ω 或 33Ω 做源端匹配走线尽量短、包地不要和 RGMII 的数据线平行长距离走否则串扰会耦合到时钟上。用晶振直接给 PHY 的方案最简单噪声也最小但每颗 PHY 都要一颗晶振成本和面积上去了。还有一种做法是有源晶振输出给 MAC再从 MAC 输出 125MHz 给 PHY 作为参考这种方式要注意 MAC 输出的时钟质量有些 SoC 的时钟输出抖动比较大不适合直接给 PHY 用。5. 模拟前端差分对、变压器与防护5.1 MDI 差分阻抗与走线规则从 PHY 到变压器的差分对叫 MDI要求 100Ω 差分阻抗这个在叠层设计阶段就要算好。走线尽量短一般建议控制在 25mm 以内最长不要超过 50mm差分对内部两条线的长度差控制在 5mil 以内对与对之间的间距至少 3 倍线宽最好 5 倍避免对间串扰差分对不要跨分割参考平面必须完整尤其不能让模拟地和数字地之间的分割线穿过去。走线拐弯用两段 45 度或者圆弧不要用 90 度直角直角会带来局部阻抗变化。过孔尽量少必须换层时两个过孔要对称放置并在附近补地过孔。5.2 变压器和共模电感的选型要点千兆用的是四通道变压器匝比 1:1集成共模电感的一体化型号现在很常见比分立方案省地方也省调试。选型要看几个参数插入损耗在 100MHz 附近要够低回波损耗在全频段要满足标准共模抑制比要够高隔离耐压按应用场景选一般消费类是 1.5kV工业或者医疗更高。还有一点很多人忽略集成变压器的 RJ45 插座和分立变压器加普通 RJ45 在 EMC 表现上差别不小一体化方案内部走线短、寄生参数小但散热和维修不友好坏了要整个换。5.3 Bob Smith 终端和防护器件的配合Bob Smith 终端的作用是给共模电流提供泄放路径。做法是把四对线的中心抽头各接一个 75Ω 电阻四个电阻汇到一个公共节点再通过一个 1000pF 的高压电容接到机壳地。这个电容的耐压要够常见是 2kV。很多板子省掉这组终端短网线能用长网线或者对端设备接地状况复杂的时候就开始丢包。防护器件方面网口通常要过浪涌测试常见配置是共模电感和变压器之后加 TVS 或者气体放电管TVS 的结电容要小否则会恶化差分信号的完整性一般选结电容小于 3pF 的型号。放电管响应慢但通流大TVS 响应快但通流小两者配合使用时要注意钳位电压的配合关系。5.4 机壳地和信号地怎么处理网口的屏蔽壳、Bob Smith 的泄放电容、防护器件的接地端这三者要接到机壳地而不是信号地。机壳地和信号地之间通常用一个 0Ω 电阻或者磁珠单点连接位置放在变压器下方靠网口一侧。如果全板铺一个地雷击或者静电的能量会直接灌进信号地把 PHY 打坏。变压器下方所有层要做挖空处理除了必要的差分走线其他铜皮全部清掉这样能保证隔离耐压也能减少共模噪声通过寄生电容耦合过去。6. 配置与复位strap 引脚和 MDIO 细节6.1 strap 引脚的采样时刻和常见冲突PHY 上电时会通过一组 strap 引脚采样外部电平决定 PHY 地址、RGMII 延时模式、自协商使能、LED 行为等。这些引脚在正常工作状态下可能是 LED 驱动输出或者 MDIO 数据线所以采样只在复位释放的瞬间发生。设计时要保证采样时刻的电平是确定的上拉或下拉电阻一般用 4.7kΩ 到 10kΩ不能太大否则采样电流不够。常见的冲突是 strap 引脚同时挂了 MDIO 的上拉电阻而 MDIO 在复位期间可能被主控拉低导致 strap 采样到错误的电平。解决方法是查手册确认哪些引脚复用必要时用三极管或者缓冲器做隔离。6.2 MDIO 上拉和 PHY 地址分配MDIO 是开漏总线需要上拉典型值是 1.5kΩ 到 2.2kΩ接到 IO 电源。上拉太小功耗大太大上升沿变缓在 2.5MHz 的 MDC 下可能采不到。PHY 地址由 strap 引脚决定最多支持 32 个地址。多 PHY 系统里最容易出的问题是地址冲突两根 PHY 配成同一个地址MDIO 一读全都响应数据总线上出现竞争读出来的值随机。解决办法是逐个确认 strap 电阻的实际焊接状态不要只看原理图样板阶段遇到过电阻焊错位置导致地址重复的情况。6.3 复位时序和寄存器初始化复位释放之后PHY 需要一段时间完成内部初始化手册里一般会写一个最大值比如 100ms 之内寄存器可读。稳妥的做法是复位释放后延时 500ms 再去读 PHY ID 和配置寄存器。软件侧的初始化顺序一般是读 ID 确认芯片在位软复位配置自协商和速率写 RGMII 延时相关寄存器最后使能。如果 MAC 侧有设备树或者配置文件描述 PHY 的连接方式要保证里面的 phy-mode、phy-address、reset-gpio 都对得上硬件这些描述写错的表现和硬件问题几乎一样排查时要先在软件侧排除。7. Layout 实战从叠层到挖空区7.1 叠层安排和参考平面的连续性四层板做千兆网口是能做到的但要把叠层安排明白。常见的做法是顶层走差分和 RGMII第二层完整地平面第三层电源底层走低速信号和电源分配。关键是第二层的地平面不能被挖断MDI 差分对和 RGMII 走线下方必须是完整的地不能跨到电源平面上去。六层板可以把 MDI 单独放到一层用相邻的地层做参考效果更好。如果板上还有 DDR 或者其他高速总线网口区域要在布局阶段就划出来不要等走线的时候再挤。7.2 RGMII 走线的等长和串阻RGMII 的六根信号TXD0-3、TX_CTL、TXC 或者对应的接收组在板级上要按组做等长组内长度差一般控制在 5mil 到 10mil具体看 MAC 的时序裕量。数据线和时钟线要靠近走不要一组线散得很开走线长度尽量控制在 10cm 以内。源端串阻是个常被忽略的细节很多参考设计在 TXC 上放一个 22Ω 或者 33Ω 的电阻作用是减小反射和过冲这个电阻要靠近驱动端放不要放在接收端。如果时序实在调不开可以考虑在时钟线上串一个小电阻配合电容做微调但这是下策优先还是靠延时模式配置解决。7.3 变压器下方的挖空和禁布区变压器下方所有层挖空是硬要求。挖空的目的是保证初级和次级之间的隔离耐压同时减少通过寄生电容耦合的共模噪声。挖空范围一般要比变压器本体稍微大一圈同时 RJ45 和变压器之间的区域也要清空不要走任何信号。有些工程师为了省地方把电源线或者 LED 线从变压器下方穿过去短时间能用EMC 测试的时候就会出问题。另外变压器和 RJ45 之间的四对差分线的线序要按要求走不要为了走线方便把对拆开。7.4 过孔、散热和丝印标注PHY 芯片的散热焊盘要打过孔到地平面过孔数量按手册推荐一般 9 到 16 个孔径小一点、数量多一点散热效果好。但注意散热过孔不要全打在模拟电源引脚正下方会影响回流。丝印方面建议把每对差分对的编号、变压器引脚定义、Bob Smith 终端的位置都标清楚调试阶段量波形的时候能省很多事。还有一个实用的小技巧在 MDI 差分对的两端各留一对测试点用很小的焊盘方便直接夹探头测眼图不留的话只能刮绿油风险很大。8. 调不通时的排查链路8.1 从电流和时钟开始看板子回来的第一步不是插网线是量电流和时钟。正常状态下 PHY 的工作电流是手册给定值的量级如果电流明显偏小可能是复位没释放或者时钟没起振如果电流明显偏大先断电检查有没有短路。时钟用示波器看探头要用高阻的量晶振引脚或者 PHY 的时钟输出确认频率是 25MHz、幅度够、波形干净。有些 PHY 会输出一路时钟给 MAC 或者别的芯片这路时钟也要确认。这一步花十分钟能排掉后面一大半的无效排查。8.2 MDIO 能不能读到 ID下一步是通过 MDIO 读 PHY 的 ID 寄存器。能读到正确 ID说明电源、时钟、复位、MDIO 通道都是通的问题在模拟前端或者配置上。读不到按这个顺序查先确认 MDC 有没有波形再确认 MDIO 上拉电压和 PHY 的 IO 电压是否一致然后确认 PHY 地址和代码里写的是否一致最后确认复位是否真的释放了。还有一个容易忽略的点是 MAC 侧的 MDIO 控制器有没有使能有些平台的 MDIO 是复用引脚需要先配置 pinmux。8.3 link 不上怎么分层排查link 不上要分几种情况。完全没有任何反应先看自协商是否使能两端速率是否匹配如果一端强制千兆、一端自协商有的组合协商不出来。能 link 但速率停在 100M通常是某对线有问题千兆需要四对全好任何一对开路或者短路都会降速可以用网线测试仪量一下或者换一根确定好的网线对比。link 上但时断时续重点查电源纹波和时钟抖动还有 transformer 的焊接虚焊。还有一种情况是只有插上电脑能通接交换机不通这往往是对端设备的自协商策略不同可以试着把 PHY 强制成固定速率验证。8.4 能 link 但丢包的排查方向能 link 但丢包是最磨人的。第一步看 MAC 侧的统计寄存器区分是接收错误还是发送错误是 CRC 错误还是对齐错误。CRC 错误多说明链路质量有问题往模拟前端查差分走线阻抗、变压器焊接、Bob Smith 终端是否齐全、防护器件的结电容是否过大。如果是 RGMII 侧的采样错误现象通常是大量丢包且速率上不去这时候回去看延时模式配置。还有一种情况是只有大包丢、小包不丢这通常是 MTU 或者流控配置问题不是硬件问题先从软件侧排除。8.5 常见现象和对应原因速查现象可能原因优先排查项MDIO 读不到 ID电源/时钟/复位/地址复位释放时序、MDC 波形link 灯不亮自协商失败、线序错误两端速率配置、网线只协商到 100M某对差分线开路或短路四对线的通断、变压器焊接link 后大量 CRC 错误阻抗不连续、延时配置错误RGMII 延时、差分走线高温下掉线晶振频偏、电源余量不足匹配电容、LDO 余量长网线丢包驱动能力不足、共模抑制差Bob Smith 终端、共模电感9. 几个容易忽略的工程细节9.1 LED 引脚和 strap 引脚的复用关系PHY 的 LED 引脚经常和 strap 引脚复用上电时采样正常工作时驱动 LED。这就带来一个矛盾为了 LED 亮度LED 的限流电阻可能选得比较小而 strap 采样又要求电平确定。如果 LED 是共阳接法上电瞬间 LED 引脚可能被拉低strap 就采样到了低电平。解决办法是先查清楚每个复用引脚的默认状态和有效电平必要时在 LED 回路里串二极管做隔离或者换用不共用 strap 的引脚。有些 PHY 支持通过寄存器把 strap 配置覆盖掉那也是可行的路径但要注意覆盖操作必须在初始化早期完成。9.2 国产 PHY 替换时的注意点国产百兆 PHY 有不少能做到引脚兼容替换时主要看寄存器和 strap 定义是否一致一般改动量很小。千兆的替换就没那么轻松延时模式、电源域数量、时钟要求、自协商默认行为都可能有差别即使引脚兼容软件侧的配置也要重新对一遍。替换验证时建议做这几件事对比两家手册的 Power Sequence 章节对比 RGMII delay 的默认值和配置方式对比自协商和强制模式的寄存器位定义最后用同一块板子做长网线和高温对比测试。只做常温短网线的功能验证是不够的很多差异在极限条件下才暴露出来。9.3 测试点和调试接口的预留最后说一个纯粹是给自己省事的建议样板上一定要预留足够的测试点。MDI 差分对两端、RGMII 时钟、复位信号、MDIO 和 MDC这几处各留一对焊盘有条件的话在 MDI 上留同轴连接器位置方便上示波器测眼图。这些焊盘占不了多少面积但真出问题的时候能省掉一大堆飞线和刮板的麻烦。另外建议在 PHY 附近留一个可跳线的复位控制点调试阶段可以手动复位方便观察初始化过程。我以前有个项目为了省面积把这些都砍了后来排查一个高温掉线的问题硬是在板子上飞了七根线得不偿失。晶振匹配电容这个事我再强调一句因为它太容易被忽略。同样的 PHY、同样的参考设计把匹配电容从 22pF 改成算出来的 30pF常温下看不出任何差别但在零下二十度和七十度两端的频偏能差出几十 ppm链路稳定性完全是两个结果。这种问题在实验室里几乎测不出来只有到了现场才报那时候排查成本高得多。凡是跟频率相关的器件手册里的每一个电容值都值得自己算一遍。