百兆以太网接口的硬件设计看起来是块很成熟的板子——RJ45接插件、网络变压器、PHY芯片照着参考设计抄一遍就能跑。但真到自己画板子的时候十有八九会遇到这样的场景板子焊好上电PHY芯片能识别到Link但一跑ping就大量丢包或者实验室里跑得好好的一到EMC测试环节辐射发射RE在125MHz附近直接超标十几个dB。这些问题八成不是芯片选错了而是Layout阶段差分走线和EMC设计没做到位。这篇文章面向的是正在做百兆以太网接口硬件设计的工程师尤其是那些第一次独立负责网口部分Layout、或者被EMC整改折腾过一轮的人。我会从RJ45接口定义讲起把PHY与MAC之间的接口关系、差分对的阻抗控制、变压器下方的隔离处理、EMC滤波电路的布局要点以及实际调试中容易踩的坑一条一条拆开来说。内容基于常见的工业级和消费级以太网接口设计实践涉及具体参数时会给出计算过程涉及布局决策时会解释背后的电磁兼容逻辑。1. 先搞清楚RJ45、变压器和PHY之间的信号链路很多人画网口的时候脑子里只有“RJ45连变压器变压器连PHY”这一句话但具体到每一对差分线怎么走、变压器哪一侧靠近RJ45、Bob Smith端接电路放在哪里就开始凭感觉了。这一章先把信号从网线到芯片的完整路径理清楚后面所有的Layout决策都建立在这个链路理解之上。1.1 RJ45接口定义的两种常见引脚排列RJ45接口有8个引脚百兆以太网只用到其中4个引脚1、2、3、6。对应的差分对是引脚信号名差分对方向1TX发送差分对PHY → 网线2TX-发送差分对PHY → 网线3RX接收差分对网线 → PHY6RX-接收差分对网线 → PHY4、5未使用百兆——7、8未使用百兆——这里有个容易搞混的地方不同厂商的RJ45座子引脚1和2、3和6的物理位置排列可能不同。有些带集成变压器的RJ45内部已经完成了绕组连接你只需要把PHY的差分对接到座子对应的引脚即可。但如果是分离式设计RJ45座子独立网络变压器就必须严格按照变压器 datasheet 上的匝数比和中心抽头定义来连线。我见过一个案例工程师把TX和RX差分对接反了板子能Link上但就是不通数据。因为百兆以太网是自动协商的PHY芯片有一定的容错能力但交叉连接会导致信号极性混乱最终表现为大量CRC错误。所以第一件事拿万用表把RJ45座子到变压器的通路量一遍确认引脚对应关系没错。1.2 网络变压器到底在做什么网络变压器也叫隔离变压器在以太网接口里承担三个核心功能第一电气隔离。网线那头可能连接的是室外设备、不同楼层的交换机地电位差可能达到几十伏甚至上百伏。变压器通过磁耦合传递信号把PHY侧的地和网线侧的地隔开保护PHY芯片不被高压打坏。这也是为什么变压器下方必须做隔离处理的原因。第二共模抑制。变压器对差分信号是透明的但对共模信号呈现高阻抗。网线上感应到的共模噪声会被变压器阻挡不会直接传到PHY侧。这个特性对EMC至关重要——如果没有变压器网口就是一个巨大的天线外界干扰直接灌进芯片。第三阻抗匹配。变压器的匝数比通常为1:1但有些型号是1:1.414或1:2用于匹配PHY输出阻抗和网线100Ω的特性阻抗。选型时要看PHY芯片手册推荐的变压器型号不要随便拿一个就用。分离式设计中变压器通常放在RJ45座子和PHY之间位置要尽量靠近RJ45。为什么因为变压器到RJ45之间的走线是“脏”的——这段线可能承载共模噪声和ESD能量走线越短暴露面积越小辐射和敏感度都更好。1.3 PHY与MAC之间的接口MII、RMII和SGMIIPHY芯片和MAC通常集成在MCU或SoC里之间的接口百兆场景下常见的有MII和RMII两种。MII需要16根信号线4位数据×双向控制RMII精简到9根2位数据×双向50MHz参考时钟。选哪种取决于你的主控支持什么以及引脚资源是否紧张。这里重点说一个容易出问题的地方RMII的50MHz参考时钟。这个时钟通常由MAC侧提供或者由外部晶振经PHY输出。无论哪种方式这根时钟线的走线要尽量短且远离差分对和电源开关节点。我遇到过因为50MHz时钟线太长、又和TX差分对平行走了很长一段导致时钟上耦合了串扰PHY工作不稳定的情况。后来把时钟线改到内层、两边包地问题才解决。如果用的是SGMII接口千兆场景更常见但部分百兆PHY也支持那是SerDes差分信号速率1.25Gbps对走线阻抗和损耗的要求比百兆差分对高得多。SGMII的差分对通常要求100Ω差分阻抗走线长度尽量匹配过孔数量控制在2个以内。2. 差分走线的阻抗计算与叠层设计差分走线是百兆以太网Layout的核心。走线阻抗不对信号反射就会导致眼图闭合误码率上升。这一章讲清楚100Ω差分阻抗是怎么算出来的以及叠层设计时要注意什么。2.1 差分阻抗100Ω的来历双绞线的特性阻抗是100Ω所以PCB上的差分走线也要做到100Ω才能实现阻抗连续避免反射。差分阻抗由两根线的单端阻抗和它们之间的耦合程度共同决定。对于边缘耦合的微带线差分阻抗的近似公式是Zdiff ≈ 2 × Z0 × (1 - 0.48 × exp(-0.96 × S/H))其中Z0是单端阻抗S是两根线之间的间距H是到参考平面的高度。这个公式不用死记但你要知道差分阻抗随着线间距S的增大而增大随着到参考平面高度H的增大而增大。实际设计中我们用阻抗计算工具比如Polar SI9000或华秋/嘉立创的在线计算器来反推线宽和间距。以常见的四层板为例叠层厚度用途顶层1oz铜 半固化片信号层第二层1oz铜完整地平面第三层1oz铜电源平面底层1oz铜信号层假设顶层到第二层地平面的介质厚度为0.2mm介电常数4.3要得到100Ω差分阻抗计算结果是线宽约0.2mm间距约0.2mm。这个参数不是固定的不同板厂的材料和工艺能力不同投板前一定要用板厂的阻抗计算工具确认。注意差分对的两根线必须严格等长。百兆以太网虽然速率不高125Mbps但等长误差超过5mm就可能引起明显的时序偏移。建议在Layout软件里设置差分对规则让工具自动做等长绕线。2.2 差分走线的五个实战规则规则一同层走线不要换层。差分对换层意味着要打两个过孔过孔处的阻抗不连续会引入反射。如果实在必须换层两个过孔要对称放置且在过孔附近加地过孔提供回流路径。规则二参考平面完整。差分对下方的地平面不能有裂缝或开槽。如果参考平面不完整回流路径被迫绕行差分阻抗会突变同时形成辐射环路。我见过在差分对下方放了一条电源分割线结果EMC测试时辐射超标把分割线移走就好了。规则三远离其他信号。差分对与其他信号线之间保持至少3倍线宽的间距3W规则。特别是远离时钟线、电源开关节点、晶振等强干扰源。规则四不要直角走线。直角走线会增加线宽突变引起阻抗不连续。用45度角或圆弧过渡。规则五端接电阻靠近PHY。有些PHY芯片需要在差分对上加端接电阻通常49.9Ω或50Ω这些电阻要尽量靠近PHY引脚放置走线先经过电阻再到变压器。2.3 变压器下方的隔离处理这是百兆以太网Layout里最容易被忽视、但对EMC影响最大的一个细节。变压器下方包括RJ45座子下方必须做掏空处理——所有层都不铺铜形成一个隔离带。为什么要这样做因为变压器两侧的地是不同的地PHY侧是数字地DGND网线侧是机壳地或接口地PGND。如果变压器下方铺了铜两个地之间就通过铜皮耦合在一起隔离作用大打折扣。共模噪声会通过这个耦合路径从网线侧传到PHY侧再辐射出去。具体做法是在变压器和RJ45座子下方所有层包括地平面和电源平面都画一个禁布区宽度至少2mm。如果空间允许做到4mm更好。这个隔离带把PCB分成“干净区”和“脏区”所有网线侧的电路Bob Smith端接、共模扼流圈、ESD保护器件都放在脏区PHY和MAC放在干净区。Bob Smith端接电路是什么就是在RJ45的4个差分对中心抽头处各接一个75Ω电阻然后汇合到一个1000pF/2kV的高压电容电容另一端接机壳地。这个电路的作用是给共模信号提供一个低阻抗泄放路径减少共模辐射。75Ω这个值是经验值对应网线共模阻抗的大致匹配。电容要选高压型因为要承受隔离耐压测试的电压。3. EMC设计从滤波电路到PCB布局的完整链条EMC测试是网口设计的一道硬门槛。辐射发射RE和传导发射CE两项测试中网口往往是重灾区。这一章从滤波电路设计讲到PCB布局把EMC设计的完整链条串起来。3.1 网口EMC滤波电路的典型架构一个完整的百兆网口EMC滤波电路通常包含以下几级第一级共模扼流圈CMC。放在RJ45和变压器之间或者集成在RJ45座子里。共模扼流圈对共模信号呈现高阻抗对差分信号呈现低阻抗。选型时关注共模阻抗通常100Ω100MHz和额定电流。第二级变压器。前面说过变压器本身就有共模抑制能力。第三级中心抽头滤波。变压器的网线侧中心抽头通过一个电容通常0.1μF接到机壳地PHY侧中心抽头通过电容接到数字地。这个电容为共模电流提供回流路径。第四级Bob Smith端接。前面已经讲过75Ω电阻1000pF高压电容到机壳地。第五级TVS/ESD保护。放在RJ45侧防止ESD事件损坏变压器和PHY。选型时注意结电容要小通常小于3pF否则会影响差分信号完整性。这几级电路的布局顺序很重要从RJ45出来先经过ESD保护再经过共模扼流圈然后进变压器最后到PHY。不要颠倒顺序否则滤波效果会大打折扣。3.2 滤波电容的接地不是随便接个地就行EMC整改中我见过最多的错误就是滤波电容的接地处理不当。举个例子变压器中心抽头的0.1μF电容一端接中心抽头另一端接“地”。但这个“地”接的是数字地还是机壳地很多人随手就接到了最近的数字地铜皮上。正确的做法是网线侧中心抽头的滤波电容必须接机壳地PGNDPHY侧中心抽头的滤波电容接数字地DGND。两个地之间通过一个高压电容通常1000pF/2kV或直接通过隔离带隔开。为什么因为网线侧的中心抽头上流动的是共模噪声电流这个电流需要泄放到机壳地而不是灌进数字地。如果接到数字地共模噪声就会在数字地上乱窜通过其他信号线辐射出去。机壳地怎么接如果RJ45座子带金属屏蔽壳屏蔽壳要接到机壳地。如果座子不带屏蔽壳机壳地可以是一块独立的铜皮通过螺丝孔或导电泡棉连接到设备外壳。3.3 差分对下方的地平面处理差分对下方的地平面要完整但有一个例外变压器和RJ45下方的地平面必须掏空。这个前面讲过了。除此之外差分对从PHY到变压器之间的走线下方地平面要连续不要被其他信号线的过孔打断。如果差分对走在内层上下都有参考平面那更好。但要注意上下参考平面都要完整不能一个完整一个破碎。否则回流路径会从一个平面跳到另一个平面形成大的辐射环路。还有一个细节差分对旁边的地过孔。在差分对换层的地方或者差分对经过连接器、变压器焊盘的地方要在附近加地过孔为共模电流提供就近的回流路径。地过孔到差分对的距离通常控制在1mm以内。3.4 25MHz晶振和时钟线的处理PHY芯片通常需要一个25MHz晶振或50MHz取决于芯片。这个晶振及其走线是板上的强辐射源之一。处理原则晶振尽量靠近PHY的时钟输入引脚走线长度控制在10mm以内。晶振下方所有层掏空不要铺铜减少寄生电容。晶振周围加包地包地通过多个地过孔连接到地平面。时钟线不要和差分对平行走线如果必须交叉尽量垂直交叉。我实测过一个案例25MHz晶振走线长了15mm且没有包地RE测试在75MHz25MHz的3次谐波处超标6dB。后来把晶振移到PHY旁边走线缩短到5mm并加了包地再测就通过了。4. 从原理图到PCB一个完整网口Layout的检查清单前面三章把原理和设计规则讲清楚了这一章给出一份可以直接对照使用的检查清单。每次画完网口部分投板前过一遍这个清单能避开大部分低级错误。4.1 原理图阶段的确认项在开始Layout之前先确认原理图上的这些连接是否正确检查项确认内容RJ45引脚1、2为TX对3、6为RX对与变压器连接正确变压器匝数比与PHY手册推荐一致通常1:1中心抽头网线侧和PHY侧分别有滤波电容接地正确Bob Smith端接75Ω电阻1000pF/2kV电容到机壳地ESD保护放在RJ45侧结电容小于3pFPHY端接电阻49.9Ω或50Ω靠近PHY引脚晶振频率与PHY要求一致负载电容匹配电源去耦每个电源引脚都有0.1μF电容靠近引脚原理图确认无误后再开始Layout否则改起来更麻烦。4.2 Layout阶段的差分对检查差分对画完后用以下清单逐项检查阻抗用板厂工具确认线宽和间距对应的差分阻抗是否为100Ω±10%。等长TX对和RX对内部两根线等长误差小于5mm百兆越小越好。参考平面差分对下方地平面完整无裂缝、无分割。隔离带变压器和RJ45下方所有层掏空宽度至少2mm。间距差分对与其他信号线间距大于3倍线宽。过孔差分对过孔数量尽量少换层时对称打孔并加地过孔。端接电阻靠近PHY引脚走线先过电阻再过变压器。包地差分对两侧可以加包地包地通过地过孔连接间距小于λ/20百兆对应约75mm实际做到10mm以内更好。4.3 EMC相关的布局检查EMC设计不是测试阶段才考虑的Layout阶段就要做好滤波电路顺序RJ45 → ESD → 共模扼流圈 → 变压器 → PHY不要颠倒。接地分离数字地和机壳地分开通过隔离带或高压电容连接。滤波电容接地网线侧接机壳地PHY侧接数字地。晶振处理靠近PHY下方掏空周围包地。电源滤波PHY的每个电源引脚都有去耦电容电源入口加磁珠或电感。连接器屏蔽壳接到机壳地通过多个过孔连接。提示如果板子空间允许在RJ45和变压器之间预留共模扼流圈的位置。即使第一版不焊EMC测试不过的时候可以补焊调试。4.4 投板前的最终确认投板前最后过一遍所有差分对已设置规则DRC检查无间距和等长错误。隔离带区域已确认所有层掏空。丝印标注了RJ45引脚定义和差分对名称方便调试。测试点在TX和RX差分对上预留测试点方便用示波器测量眼图。如果板厂提供阻抗测试报告确认差分阻抗在100Ω±10%以内。5. 调试阶段Link上了但不通数据怎么排查板子回来焊好上电后PHY能Link但ping不通或者大量丢包这是网口调试最常见的问题。这一章给出一个从易到难的排查路径。5.1 先确认物理层连接第一步用万用表量RJ45到变压器的通路确认没有虚焊或短路。然后量变压器到PHY的通路确认差分对没有接反。如果接反了有些PHY可以通过寄存器配置极性反转但最好还是改板。第二步用示波器测PHY的TX差分对看有没有信号输出。如果没有信号检查PHY的复位电路和时钟是否正常。如果有信号但幅度很小检查端接电阻是否焊错或漏焊。第三步测25MHz晶振是否起振。晶振不起振PHY根本不工作。用示波器探头高阻探头不要用低阻的测晶振引脚看有没有25MHz正弦波。5.2 检查PHY寄存器配置PHY芯片上电后需要通过MDIO/MDC接口配置寄存器或者通过硬件引脚配置。常见的配置项包括自协商使能/禁止速率选择10M/100M双工模式半双工/全双工极性反转如果PHY的配置引脚接错比如自协商禁止了但两端速率不匹配就会Link上但不通数据。查PHY手册的配置引脚定义确认每个引脚的电平正确。5.3 用示波器看眼图如果物理连接和配置都没问题但就是丢包用示波器看差分信号的眼图。百兆以太网的眼图模板在IEEE 802.3标准里有定义。如果眼图闭合说明信号完整性有问题可能的原因差分阻抗不匹配反射严重。走线太长损耗过大。端接电阻值不对。变压器型号不匹配。我遇到过一个案例差分对走线长度差了8mm眼图明显不对称丢包率在0.1%左右。后来在Layout软件里重新绕等长改板后丢包消失。5.4 EMC测试不过的整改思路如果功能都正常但EMC测试辐射超标按以下顺序排查第一步定位辐射源。用近场探头扫描板子找到辐射最强的区域。通常是差分对、晶振、电源开关节点。第二步检查隔离带。变压器和RJ45下方是否真的掏空了有时候Layout软件里画了禁布区但铺铜时忘了更新铜皮还在。第三步检查滤波电容接地。网线侧中心抽头电容是否接到了机壳地如果接到了数字地改接。第四步加共模扼流圈。如果预留了位置但没焊补焊一个。共模阻抗选100Ω100MHz的。第五步调整Bob Smith端接。75Ω电阻可以试着换成60Ω或90Ω看哪个频点改善明显。1000pF电容可以换成2200pF增强低频共模抑制。第六步检查晶振和时钟线。晶振是否包地时钟线是否远离差分对如果没做飞线临时验证一下。EMC整改往往需要多次迭代每次改一个变量测一次记录数据。不要一次改好几个地方否则不知道哪个改动起了作用。6. 几个容易被忽略的细节和我的实操体会最后这一章分享几个在文档里很少提到、但实际调试中很关键的细节。6.1 变压器中心抽头的供电有些PHY芯片要求变压器PHY侧的中心抽头通过一个电感或磁珠接到电源通常是3.3V或2.5V为PHY的输出级提供偏置。这个供电引脚的去耦电容要靠近变压器放置不要接到远处的电源平面上。如果中心抽头供电不干净TX信号上会叠加电源噪声导致眼图恶化。6.2 RJ45座子的金属屏蔽壳带金属屏蔽壳的RJ45座子屏蔽壳要接到机壳地不是数字地。如果接到数字地网线上的共模噪声会通过屏蔽壳灌进数字地。屏蔽壳的接地过孔要多打几个至少4个分布在屏蔽壳的四个角。6.3 差分对的测试点在TX和RX差分对上预留测试点方便调试时测眼图。测试点要对称放置不要只在一根线上加测试点否则会破坏差分对的对称性。测试点可以用小的焊盘或者用高频探头专用的测试点。6.4 板边处理如果RJ45座子靠近板边板边的铜皮要处理好。板边不要有长条的铜皮暴露否则会形成板边辐射。板边铜皮到板边缘的距离至少0.5mm或者直接做无铜区。6.5 我的一个教训早期做网口设计时我觉得百兆速率不高差分对随便走走就行。结果第一版板子EMC测试在125MHz处超标12dB折腾了两周才找到原因变压器下方的地平面没有掏空共模噪声通过地平面耦合到了数字地。后来把隔离带加上再测就过了。从那以后我画网口一定会先确认隔离带再画差分对。另一个教训是关于共模扼流圈的。有一版设计为了省成本把共模扼流圈省掉了结果CE测试传导发射在150kHz到1MHz频段超标。补焊了一个共模扼流圈后低频段改善了8dB。所以如果产品要过CE认证共模扼流圈最好不要省。6.6 关于SGMII接口的补充虽然这篇主要讲百兆但如果你用的是支持SGMII的PHY有几点额外注意SGMII差分对的速率是1.25Gbps对阻抗和损耗的要求更高。走线尽量短过孔尽量少阻抗控制在100Ω±10%。如果走线超过10cm要考虑使用低损耗板材。另外SGMII的参考时钟通常是125MHz这个时钟的抖动要控制好否则会影响链路稳定性。网口设计这件事原理不复杂但细节特别多。每一个细节单独看都不难但凑在一起就容易漏。我的建议是画完网口部分后找一份检查清单逐项过一遍不要凭记忆。投板前多花半小时检查比回来改板花两周调试划算得多。