尧图网页设计 
1. 项目概述为什么用反相器跑通全流程值得做做模拟版图的人都知道反相器是最好用的“流程练习生”。如果你正在学版图设计准备找版图设计工程师的岗位或者只想亲手把一颗反相器送出去流片DRC、LVS、PEX 这三个词是你绕不过去的关卡。很多人一开始就把精力扑在复杂模块上结果被一堆验证问题打懵反过来把反相器从头到尾走一遍你会把从原理图到 GDSII 的每一个环节都摸清楚后面再画 LDO、运放、PLL 里的基础单元心里才有底。这儿的“全流程”指的是原理图设计前仿真版图绘制DRC 几何规则检查LVS 网表一致性检查PEX 寄生参数提取再做一次后仿真最后输出可以交付流片的 GDSII 文件。反相器的电路结构非常简单所以这六个环节能聚焦在“流程”本身不会被复杂的电路功能干扰掉。等这套流程跑通了你对版图设计工程师日常做什么、流片前什么叫“干净”就会有非常具体的体感。这篇内容面向两类人一类是刚入行或者在校学生准备在面试时讲清楚版图项目另一类是已经会画简单的版图但没完整跑过 Calibre 或者 KLayout 验证流程想补上 DRC/LVS/PEX 这一课的人。我会把画版图的步骤、验证工具的操作、常见报错的实际含义都写出来尽量做到能照着动手复现。1.1 一个反相器背后的完整链路很多人会问一个反相器就两个管子画版图是不是十几分钟就搞定了理论上单管布局确实不难但是“能画出来”和“能通过验证、能流片”完全是两码事。一个标准流程大致是这样第一步在原理图工具里画出 PMOS 和 NMOS设置好 W/L给定 VDD、GND、输入 A、输出 Y 四个端口做前仿真确认功能正确。第二步根据工艺库的设计规则把管子落到版图上用有源区、多晶硅、注入层、接触孔、金属线一层层搭起来。第三步运行 DRC让工具检查每条边、每个间距、每个包围是否满足工艺规则。第四步运行 LVS把版图里的器件和连接关系提取出来和原理图网表做比对。第五步运行 PEX提取寄生电阻电容生成带寄生参数的网表。第六步用提取后的网表做后仿真确认加上寄生的延迟、功耗还在可接受范围内。这套链路最微妙的地方在于前几步看起来是在“画图”后几步看起来是在“跑工具”但实际上每一步都会反过来影响前面的决定。比如 PEX 之后发现输出端寄生电容太大你可能要回头改版图、改管子的 finger 数量甚至改原理图的尺寸。所以反相器这种“小项目”练的恰恰是这种迭代能力。1.2 为什么反相器是“麻雀虽小五脏俱全”从器件角度一个反相器版图里有 PMOS、NMOS、N阱、P型衬底接触、多晶硅栅、有源区、接触孔、金属连线几乎覆盖了标准 CMOS 工艺里最常见的基础层次。从验证角度DRC 会逼你关注最小宽度、最小间距、阱的包围、接触孔的重叠LVS 会逼你给每个 pin 打 label搞清楚衬底连接算不算连接PEX 会逼你理解寄生电容从哪里来、对波形有什么影响。而且反相器是几乎所有数字和混合信号电路的基础单元。面试官问“你做过版图吗”你如果说“我画过完整的反相器跑过 DRC/LVS/PEX还做了后仿”这比空谈概念有说服力得多。更实际的是反相器可以直接搭成环振用来测工艺角的延迟可以做成 buffer 链用来驱动大负载也可以和与非门、或非门组合成标准单元库。把它的版图画透了等于给后面的标准单元设计打好了底子。2. 原理图设计与前仿真先让电路行为正确2.1 CMOS 反相器电路结构和参数选择CMOS 反相器的结构不需要多说PMOS 的源接 VDDNMOS 的源接 GND两者的栅连在一起作为输入 A两者的漏连在一起作为输出 Y。功能上A 为高电平时 NMOS 导通、PMOS 截止Y 被拉到低A 为低电平时反之Y 被拉到高。就这么简单但工程上要在意的是“什么时候翻转”、“翻转多快”、“功耗多少”。前仿真之前得先把 W/L 定下来。以 180nm 工艺为例通常把最小 L 设为 180nmNMOS 的 W 取 360nm 或者 540nmPMOS 的 W 取 NMOS 的 2 到 3 倍比如 1080nm。原因是空穴迁移率大约只有电子的三分之一到二分之一为了让 PMOS 的上拉能力和 NMOS 的下拉能力接近上升沿和下降沿对称PMOS 栅宽要放大。这里要提醒一句初学者最容易把“电流大”和“速度快”等同起来。其实在反相器里速度取决于“对负载电容的充放电能力”。把管子宽度做大固然可以增大电流但同时也增大了自身的栅电容和结电容负载变大速度未必线性提升。所以前仿真时要在一个固定的输出负载下比如 10fF 或 50fF扫一下输入到输出的传输延迟和上升下降时间再回头调整尺寸。2.2 原理图 DRC 不是版图 DRC很多人提到 DRC 就默认是版图工具的几何检查但原理图工具里也有“DRC”功能比如 OrCAD Capture 里的 Design Rules Check。原理图 DRC 查的是连接逻辑有没有悬空引脚有没有只接了一个节点的网络有没有输出脚被错误地当输入用有没有电源地引脚漏接。这些检查和模拟版图的几何 DRC 完全不是一回事。在 OrCAD 里跑原理图 DRC 时我习惯把这几项打开Unconnected Pins、Single Node Net、Input/Output pin 类型冲突、Off-page connector 连接一致性。反相器这级电路简单最常见的问题反而是“看起来连上了实际上没连上”——比如总线命名没对齐或者连到 VDD 上的线用的是 VCC 这个名字恰好又没定义全局电源网络。原理图 DRC 能把这些低级错误挡在第一道关别等到 LVS 阶段再回头查。如果是用 Cadence Virtuoso原理图阶段做的检查通常叫 ERC包含更细的内容比如某个类型的 pin 必须接到指定电位、某些器件端子不允许浮空。在跑 LVS 之前原理图网表本身必须是“干净”的不然版图 LVS 比对出来的 difference 会把你引到错误的方向。先把前仿波形做出来确认 VTC 转移特性曲线正确、输出能正常翻转再开始画版图。3. 反相器版图实现一步一步画出来3.1 版图的物理层次和截面图画版图之前脑子里必须建立“纵向剖面”的概念。一个简单的 P 衬底单阱 CMOS 工艺剖开来看大概是这个样子VDD Y GND | | | -------- P 接触孔 ------------------- N 接触孔 -------- | P 有源区 N 有源区 P 有源区 | | poly | | | | P [栅氧/多晶硅] N | | | | | | | | | PMOS 源区 | NMOS 漏区 | ---- N阱 --------------------- P 衬底 ------------- | | (N阱隔离PMOS) (P衬底接GND)别被这张示意图吓到重点就几个PMOS 必须待在 N 阱里NMOS 待在 P 衬底上N 阱上面做 P 注入形成 PMOS 的源漏衬底上面做 N 注入形成 NMOS 的源漏栅极由多晶硅跨在有源区中间形成源漏和栅极、衬底之间要用接触孔引到金属层。在实际版图工具里你看到的不是剖面图而是俯视图。PMOS 区域是一块 N 阱N 阱里画一条 P 有源区多晶硅横着或竖着跨过有源区把有源区分成左右两半左边是源右边是漏。NMOS 区域不需要额外的阱直接在一个 P 有源区上横跨多晶硅就行。两个管子中间用金属一连接输出节点就出来了。3.2 具体布局步骤与尺寸选择我用 KLayout 或者 Virtuoso 画反相器版图的时候习惯按下面这个顺序来第一确定坐标网格和图层映射。不同 PDK 的 GDSII 层号差异很大比如有的 PDK 里有源区是 layer 1多晶硅是 layer 2N 阱是 layer 3注入层是 layer 4/5接触孔是 layer 6金属一是 layer 7。画之前一定先读 PDK 的 layer map层级画错的话后面 DRC 和 LVS 全是报警。第二画两个器件的有源区和注入层。先画一条 P 有源区宽度按 PMOS 的 W 来再画一条 N 有源区宽度按 NMOS 的 W 来。两条有源区要留出足够的间距避免 N 阱边界和 P 衬底之间出现意外的薄弱区域。第三画多晶硅栅。多晶硅要完全覆盖住两条有源区并且在有源区两侧各延伸出去一段距离。这个延伸距离一般叫 poly extension over active它的作用是保证沟道区域都被栅氧和多晶硅覆盖即使光刻有对准偏差也不会出现源漏穿通。如果 poly 和有源区的交叠太少DRC 会直接报错。第四画 N 阱包围 PMOS。N 阱必须把 PMOS 的有源区、以及 PMOS 周围衬底接触用的 N 区域都包进去同时还要满足 N 阱到 NMOS 有源区的最小间距。这个间距如果不够阱和衬底之间的 PN 结可能被工艺偏差影响出现漏电甚至闩锁。第五打接触孔和金属一。PMOS 的源区用接触孔接到 VDDNMOS 的源区接到 GND两个管的漏区通过金属一接到一起作为输出 Y两个管的栅通过金属一接到一起作为输入 A。并且每个管子的衬底端也要打接触PMOS 的衬底就是 N 阱里的 N 接触接 VDDNMOS 的衬底就是 P 衬底上的 P 接触接 GND。这里有一个新手极易忽略的细节衬底接触不是可选件。即使 LVS 在某些规则下允许衬底浮空DRC 和实际的 CMOS 工艺也要求每一个阱区和衬底区域都有足够密度的接触孔否则可能发生 latch-up。反相器规模小直接在 PMOS 有源区上方加一条 N 带做 N 阱接触在 NMOS 有源区下方加一条 P 带做衬底接触比后期补省事得多。3.3 设计规则的“为什么”每个 PDK 都会给一本设计规则手册里面全是表格最小宽度、最小间距、最小包围、最小延伸。很多人看着一长串数字头皮发麻其实只需要抓住几个逻辑最小宽度工艺制造时图形太小会导致光刻失焦、刻蚀不完整。比如 poly 太细栅电阻变大还可能断掉。最小间距图形靠太近会桥连或者漏电比如金属一间距不够就容易在刻蚀后残留金属丝造成短路。包围和延伸比如接触孔必须完全落在金属和或有源区里面靠的是“套准容差”poly 必须伸出有源区靠的是“沟道保护”。举一个反相器里最典型的规则poly 和 active 的交叠区域。这个区域就是晶体管真正的沟道也是 LVS 识别 MOS 管的关键。如果 poly 完全没有覆盖 activeLVS 提不出任何管子如果只覆盖一半DRC 会因为 active 到 poly 的间距不足而报错。所以画栅的时候宁可让 poly 多伸出去一点也不要贴着有源区边缘画得刚好齐平。具体规则数值不同工艺差别很大。下面这张表是一个 180nm 级别工艺的示意值不是任何一家 PDK 的正式数据但是可以帮助建立数量级感觉规则项示意值如果不满足会怎样poly 最小宽度0.18 μm栅电阻变大甚至断栅poly 到有源区最小延伸0.24 μm沟道保护不够源漏穿通有源区最小宽度0.22 μm有源区刻蚀不全接触孔最小尺寸0.20 μm x 0.20 μm接触电阻大甚至不导通金属一最小宽度0.24 μm金属电阻压降增大金属一最小间距0.24 μm金属桥连短路N 阱到 NMOS 有源区间距0.60 μm阱穿通或 latch-up 风险所以画版图的时候不要闷头画画完一层就对照规则看一眼。等你形成肌肉记忆所有尺寸都比规则大出一截DRC 的 error 数量自然就少了。4. DRC 验证跑规则别跟自己过不去4.1 DRC 查的是什么不查什么DRCDesign Rule Check查的是版图几何图形是否满足工艺制造规则。它只关心“形状合不合规”不关心“电气连接对不对”。例如DRC 会检查两条 metal 间距是不是小于最小间距但它不会告诉你这条 metal 是不是应该接到 VDD。连接关系是 LVS 的事DRC 和 LVS 必须分开理解。这也是很多人跑完 DRC 零错误就以为版图“没问题”的原因。DRC 过了只代表“能被制造”不代表“功能上没画错”。真正的流程是 DRC 和 LVS 都过了才叫 converge。严格一点还要继续跑 PEX 做后仿。反相器的版图画起来快DRC 报错一般也集中在几个区域接触孔没被有源区或金属完全包围、poly 和有源区靠得太近、PMOS 和 NMOS 的两个有源区之间缺少足够的阱间距、金属一跳线太近导致短路风险。这些错误在报错列表里通常带有层名和坐标直接跳过去修就行。4.2 用 KLayout 跑 DRC 的实操KLayout 是目前最方便验证反相器版图的工具之一开源、跨平台还内置了 DRC 引擎。用 KLayout 跑 DRC核心是写一个 DRC 脚本。很多 PDK 会直接提供现成的.drc文件如果没有你可以自己写一个简化版规则来练手。比如假设你的工艺层映射为有源区 active1poly2接触孔 contact3金属一 metal14N 阱 nwell5那么一个极简 DRC 脚本可以这样写# dcm_rule.drc active input(1, 0) poly input(2, 0) contact input(3, 0) metal1 input(4, 0) # poly 栅和 active 的交叠识别管子 gate poly active # 规则1poly 到 active 的包围poly 必须伸出 active 至少0.24um poly_extension poly.without(gate).sized(-0.24.um) ext_error active.without(poly).sized(0.24.um) poly ext_error.output(poly extension over active) # 规则2contact 必须被 metal1 包围至少0.1um contact.not_inside(metal1.sized(0.1.um)).output(contact enclosure metal1) # 规则3metal1 最小间距0.24um metal1.space(0.24.um).output(metal1 spacing)运行的时候图形界面里选择 Tools - DRC加载这个脚本命令行则可以写成klayout -r my_drc.rb -o drc_result.gds跑完以后KLayout 会生成一个新的版图文件里面把所有违反规则的图形用特定图层标出来。你直接跳转到 marker 坐标就能看到是哪个图形、违反什么规则。用这种方式反复迭代反相器的 DRC 很快就能跑到零。实际 PDK 的规则文件会比这个复杂得多但脚本逻辑是同一个把 layer 读进来用布尔运算和尺寸测量生成违反规则的图形输出到 marker 层。理解了这一点你就能读懂工业级 DRC deck 里的大部分语句。4.3 常见 DRC 错误与修复思路反相器版图里最常见的三类 DRC 错误我直接列出来方便你对照排查。第一类是 contact 或者 via 的 enclosure 不足。工具会报“contact not covered by metal1”或者“active enclosure of contact 0.05”。原因通常是打孔前先用 metal 铺了一条细线结果孔的四周没有留够包围。解决办法不是把孔挪一下而是重新检查 metal 的宽度让孔周围均匀留出规则要求的包围量。第二类是 poly 到有源区的间距或延伸不够。这个问题特别容易出现在两个管子共用有源区的时候。反相器里面也许没有太多的共用有源区但如果想把反相器做成标准单元两个相邻反相器的有源区边界可能靠得很近这时候 poly 的延伸不够会直接报 poly-active spacing。建议把 poly 的端头统一多画 0.3μm别只卡着规则的下限。第三类是 N 阱相关的错误。有些 PDK 要求 N 阱到 NMOS 有源区必须留出足够距离同时 N 阱本身要完全包住 PMOS 的 P 有源区。如果 PMOS 画得靠边N 阱都没盖住有源区DRC 会报“nwell active enclosure”。这种错误在画的时候不容易发现因为从版图上看N 阱像一层淡淡的背景色很容易被忽略。跑完 DRC 之后看到这类报错记得打开 N 阱层的显示整体检查一遍 PMOS 有没有被完整包围。4.4 澄清一个搜索热词DRC RTSTAT-6 partial route conflicts最近不少人搜“drc rtstat-6”和“partial route conflicts: 1184 net(s) have a partial conflict”这个报错其实不是模拟版图 DRC 的典型输出。它更常见于数字后端流程比如 Vivado 里的布局布线结果检查意思是有些网络只有部分布线路径被完成还有 open segment工具认为 1184 个 net 存在部分冲突。数字后端的 DRC 会检查布线完成的百分比、通孔缺失、金属层短路等报出 partial conflict 多半意味着布线没有收干净需要回到布线器继续 route或者手动修线。如果你是做反相器这种模拟/定制版图在 KLayout 或 Calibre 里看到的 DRC 描述通常是“net(s) have open”或者“missing via”不会有“partial route conflict”这种字眼。但两者背后的物理概念是一致的信号路径没有在金属层上完整连通。出现类似提示时先检查是不是有 metal 线断开了、via 缺失了或者 pin label 打在了错误层上。理解了这个分类以后不管是搜数字 DRC 还是模拟 DRC都不会被误导。5. LVS 验证让版图和原理图重新变成同一个东西5.1 LVS 的工作原理LVSLayout vs. Schematic它的目标只有一个证明版图在电气上等价于原理图。验证工具会把版图里的各种图形“翻译”成器件和连线这个过程叫提取。版图上看到 poly 覆盖 active就提取出一个 MOS 管看到 contact 把 metal 和有源区连起来就提取出一个节点。提取完以后工具把版图网表和原理图网表做节点与器件比对看是否一一对应。说起来简单实际上有很多细节。首先工具要识别器件的类型。最常见的识别规则是“poly 跨过 active”poly 与 active 交叠的部分就是沟道交叠区域的宽度是 Wpoly 的长度是 L。其次工具要识别端子。LVS 报告里常见的“source/drain swapped”就是因为晶体管是对称的工具不知道哪边是 source 哪边是 drain它会根据连接关系自动判定。只要版图里两个管子的栅、漏、源、衬底连接和原理图一致LVS 就能通过。为了让 LVS 准确识别端口画版图的时候必须给输入输出和电源地打上 label。这个 label 要放在对应的金属层或 pin 层上而且要放在金属图形范围内。有的人喜欢画完图以后随便在空的地方放一串文字结果 LVS 提取时 pin 没和金属连上就会报“missing pin”。反相器规模小四个端口 A、Y、VDD、GND 一定要一个不少地打上 label这一步是 LVS 能识别出“端口”的前提。5.2 lvs soft connect 软连接到底是什么意思跑 LVS 的时候新手最懵的一个词叫“soft connect”。什么叫软连接简单说它不是通过金属线直接连起来的而是通过衬底或者阱这种有电阻的路径连起来的。在 CMOS 反相器里NMOS 的 bulk 端通常要接到 GNDPMOS 的 bulk 端通常要接到 VDD。设计上你可能在版图里给 NMOS 周围打了 P 衬底接触这个接触接到 GND同时另一个 NMOS 源极也通过 P 有源区接到同一个 GND 电位。在 LVS 的提取模型里所有这些 P 型衬底区域其实都是同一个节点它会认为 NMOS 的 bulk 端和源极之间存在一个“软连接”因为从物理上它们都坐在同一块衬底上。对反相器这种只有两个管子的电路软连接通常不会造成致命问题因为 NMOS 的衬底本来就是要接 GND 的。但在更复杂的电路里如果两个 NMOS 管子本应隔离却因为衬底接触的安排LVS 认为它们的 bulk 被连到了一起就会报出 unexpected short 或者 extra device。这种问题在混合信号版图里尤其讨厌因为不同的地域模拟地、数字地在芯片上虽然最终要连在一起但在版图上通常被刻意分区分割LVS 的软连接逻辑可能会把两处地误判成一个节点。解决 soft connect 的招数有两个方向。一个是在 LVS 规则文件里控制连接检查的开关比如 Calibre 里的LVS SOFT CONNECT选项可以设置成 check、ignore 或者 report。另一个是在版图里画 guard ring —— 用一圈 P 有源区和接触孔把 NMOS 围起来再接上 GND然后用 N 阱或其他隔离结构把不希望连通的区域断开。反相器阶段不用做得太复杂但你要知道 LVS 报告里一旦出现 “soft connect” 字样先不要急着改版图读一下是哪几个节点被连在一起判断这是设计本意还是非预期连接。5.3 LVS 报错的排查顺序LVS 报错大致分成三类器件不匹配、节点不匹配、属性不匹配。器件不匹配常见于管子数量对不上。例如版图里 PMOS 的 M factor 设成了 2但原理图里 PMOS 只有一个LVS 提取出两个并联管子自然就多出器件。这种问题处理起来最简单回到原理图把 M 或 finger 统一或者回版图把器件合并。节点不匹配常见于多个端子被接到同一个节点而原理图里它们应该是独立节点。反相器里最容易出现的是输入端 A 和输出端 Y 被意外短路多半是 poly 栅在拐弯时把两个管子的栅同时接到了同一个金属节点或者金属一跳线跨过了不该跨的 active。排查时先看 LVS 报出的 short 节点再和版图坐标对照通常很快能定位。属性不匹配常见于 W/L 提取值不对。比如你原理图里设 NMOS W540nm但版图里 active 宽度画成了 600nmLVS 提取出来就是 600nm。这种报错不会在 DRC 阶段出现因为可能尺寸都满足规则但 LVS 一比对就发现 width mismatch。所以画完版图之后最好养成检查 device parameter 的习惯尤其是在用 KLayout 这类没有自动量测辅助工具的时候。我的排查顺序是这样的先看 LVS 报告的 summary确认器件数对不对再看 mismatch 的实例坐标跳过去检查图形是否画错如果器件数对但属性错用提取后的网表对比 W/L最后再查连接关系。不要在没有任何信息的情况下乱点版图那样只会越改越乱。6. PEX 寄生参数提取与后仿真6.1 PEX 提取的是什么为什么后仿比前仿可信前仿真用的电阻、电容、晶体管模型都是理想模型所谓理想指的是网表里只有你画出来的器件和连线连线本身没有电阻、没有电容。可实际芯片上poly 有电阻金属线有电阻有源区有结电容金属线之间还有耦合电容。PEX 就是把这些寄生的 R、C、CC 从版图几何形状中提取出来追加到网表里然后用这个网表做后仿真。反相器是后仿真最典型的对象因为它的延迟主要取决于充放电电流和负载电容。负载电容由三部分组成下一级栅电容、本级金属线电容、以及 Miller 效应带来的输入输出耦合电容。前仿真里你只能手动加一个理想负载但后仿真会自动算出版图里金属走线、poly 走线贡献的所有电容。你可能会发现一个很小的反相器光输出端接的那条几微米长的 metal 线就能贡献零点几 fF 的电容在 low power 设计里完全不能忽略。另外PEX 还能提取出寄生二极管。比如 NMOS 的漏区 N 和 P 衬底之间天然存在一个 PN 结当输出端电压低于地电位时这个二极管会正向导通。正常工作时反相器不会这样但在 ESD 或者闩锁测试里这些寄生二极管可能就是保护路径。做后仿真的时候至少要知道它们的存在。6.2 用 Calibre PEX 跑通反相器的步骤Calibre PEX 是工业界最常用的寄生提取工具流程上和 Calibre LVS 很相似因为 PEX 也是在 LVS 的提取基础上做的。常见操作是在 Virtuoso 里调出 Calibre PEX 界面选择 Extraction Type一般有三种R only、C only、RCCC。对于反相器我建议选择 RCCC既提取电阻也提取对地电容和耦合电容这样后仿最接近实际情况。设置好规则文件后先跑一次 PEX 的 “PEX Extraction”。如果版图和原理图 LVS 已经通过这一步通常比较快。输出网表格式常见的有 Calibre view、DSPF、SPEF 或者晶体管级 SPICE 网表。Virtuoso 里最方便的是直接生成av_extractedview然后拿这个 view 做后仿。第三方流程比如 KLayout 加上开源 PDK也可以提取成 SPICE 网表再丢给 ngspice、LTspice 或者 Xyce 仿真。命令行方式也值得了解一下。对于 bison 风格的 PDKCalibre 可以这样跑calibre -spice -hier -turbo 4 pex_rules.rule跑完以后会生成提取网表网表里每个器件后面会多出一些寄生电阻和寄生电容节点。看到类似RD1 (net:out net:out_1) 23.5这种网表片段就是一条寄生电阻。用 LTspice 做后仿真也不是不可以。把 Calibre 提取出来的 SPICE 子电路拷贝到 LTspice 里给它加一个脉冲输入源和 VDD就能观察到反相器输出波形的边沿退化。虽然没有 Virtuoso 集成那么顺滑但作为学习工具完全够用——我在没有完整 PDK 环境的时候就是这么用开源工具链把后仿真跑通的。6.3 反相器前后仿对比怎么看后仿最重要的目的是比较前后仿真差别有多大。仍然是 180nm 工艺、尺寸 540nm/180nm 的 NMOS 和 1080nm/180nm 的 PMOS、负载 20fF我做过的一组示意数据是这样的指标前仿真后仿真(PEX)说明tPLH低到高传输延迟16 ps24 ps输出金属线电容和漏区结电容拖慢了上升沿tPHL高到低传输延迟15 ps22 psPMOS 和 NMOS 尺寸比例基本对称所以恶化幅度接近输出上升时间32 ps48 ps寄生电容明显拉长了边沿输出下降时间30 ps45 ps另一侧的趋势一致动态功耗5.2 μW7.1 μW寄生电容充放电增加了额外功耗注意这组数字只是示意真正工艺下的数值会差不少。重要的是看趋势加了寄生之后延迟变大了功耗变多了。如果你的后仿真延迟比前仿增加了 50% 以上就要回头检查是不是版图走线太长、器件 finger 太多、或者金属层用得太细了。后仿真还可以结合工艺角来看。反相器版图最后交付之前应该至少在 tt/ss/ff 三个角下各跑一次后仿真温度取 -40°C、25°C、125°C。你会发现在 ss 工艺角、低温条件下NMOS 和 PMOS 的驱动能力都会下降延迟变得很慢在 ff 角、高温下延迟变快但漏电也会增加。对反相器这种简单电路“慢”和“快”的边界很容易预估所以它非常适合用来练手理解工艺角。7. 流片前的最后检查与工程习惯7.1 交付 GDSII 之前的检查清单当 DRC 和 LVS 都 cleanPEX 后仿也满足指标离流片就剩最后一步了输出标准的 GDSII 文件。但真正投片前有经验的版图工程师还会再过一遍检查清单。首先确认电源地和衬底接触不是只在原理图里干净版图上也要干净。最简单的方法是把 LVS 报告里所有 bulk 端连接都打开逐一确认 PMOS 的 N 阱接触接到了 VDDNMOS 的 P 衬底接触接到了 GND。不要留任何一个浮空阱区。其次确认 text label 都还在。GDSII 里的 text/label 虽然在硅片上不会被制造出来但它们对后端的 mask data preparationMDP很重要通常要保留 pin label同时删掉辅助性的调试 text。如果你在版图上写了很多备注文字比如尺寸标记、责任人名字、版本号投片前最好统一清理避免造成 data 误解。然后确认顶层 cell 的 boundary 设置正确。这个 boundary 通常对应切割道或者芯片边缘会影响后续划片。对反相器这种测试结构来说边界画多大要看流片平台的要求。有的 MPW多项目晶圆shuttle 会直接给你一个模板把反相器放进去就行。最后做一次完整的 clean 流程从 GDSII 重新导入到一个全新 library再跑一遍 DRC/LVS/PEX。这一步叫 “clean tapeout view”能防止源 library 里的一些隐藏设置造成 GDS 里数据失真。反相器项目很小重跑一遍只要几分钟但这个习惯能帮你在大项目里避免灾难。7.2 工程习惯与版本管理版图设计是反复迭代的工程最怕的就是“改着改着忘了改了什么”。反相器虽然简单我也强烈建议从一开始就用好版本管理。一种办法是把不同版本另存为 V1、V2、V3 文件在文件名里带上日期和改动说明更好的办法是用 gitGDSII 虽然是二进制但同样可以纳入版本管理。配合文本形式的 DRC 报告和 LVS 报告每次改动后比对差异会非常方便。另一个习惯是分层管理。不要把 DRC error、LVS error 直接全部 flatten 到一层。KLayout 和 Calibre 都支持将错误 mark 生成单独的层保留这些层按错误类型分类查看。反相器可能只有十几个 error看不出来分层的重要性但等你画到几十个反相器组成的 buffer 链你就会发现按层筛选 DRC error 是救命功能。还有一点任何改动后不要只跑 DRC 就算完。动过任何一层 metal、poly、active哪怕只是挪了一个 contact也要把 DRC/LVS/PEX 按顺序重新跑一遍。很多人以为挪一个孔不影响 LVS结果这个孔恰好是 pin label 所依赖的 anchorLVS 立刻报 missing pin。小改动也会牵一发动全身。8. 常见问题与排查技巧实录8.1 新手必踩的坑我见过太多人在反相器版图上栽在同一个地方把输入 A 和输出 Y 搞反了。听起来不可能但当你在版图里左右镜像摆放 PMOS 和 NMOS且栅极走线又不得不换个方向时非常容易把两个管子的漏区接到错误的位置。一个作风硬核的检查方法是利用 LVS 报告里的 net 连接矩阵把 A、Y、VDD、GND 四个节点对应的 MOS 端列出来和原理图逐一对照。第二个常踩的坑是“poly 栅只画了一半”。有人画有源区很认真但画 poly 的时候只覆盖了一半 active结果 LVS 把它当成了两个无效器件甚至识别不出管子。这个问题的根源在于没有把 poly 层当成“横跨”有源区的图形而是当成一根只连到边的线。记住poly 和有源区的交叠就是沟道这个交叠必须完整。第三个坑是“最小尺寸强迫症”。设计规则给了最小宽度有人就一定用最小宽度。实际上最小宽度往往伴随着更大的工艺偏差和寄生电阻。以 metal 一电源线为例如果你真用 0.24μm 宽度的 metal 来跑 VDD/GND长距离下的 IR drop 会非常扎眼。反相器里电源线可以适当加宽到 0.5μm 以上没必要为了“省面积”去挑战极限。8.2 工具使用与效率技巧用 KLayout 画反相器有几个快捷键非常值得形成肌肉记忆。CtrlL打开 Layer 窗口可以快速切换层的可见性和编辑状态Tab切换“画到下一层”Shift方向键可以按网格移动选中图形。DRC 跑完以后双击 error marker 可以自动跳转到对应坐标再配合Zoom Fit刷新视图效率会高很多。Calibre 的 RVE 界面里也有类似的导航方式。LVS 报告中看到一个 instance 不匹配直接在 RVE 里点进去版图窗口会自动缩放到那个器件的位置。很多新手喜欢在版图里肉眼搜索坐标完全没必要工具的交互跳转功能就是干这个的。还有个很实用的小技巧在跑 DRC/LVS 之前先用 KLayout 的 “Check for unconnected pins” 或者 Calibre 的 connectivity 检查功能快速扫一遍。有时候你只是忘了把一个 pin 连到金属上这会在 LVS 里报出大量莫名其妙的 mismatch。提前用连接性检查可以省掉一半时间。8.3 我的体会反相器版图这个项目我前前后后带过不少人做过。每个人的问题都不一样但共同点是只要把反相器的 DRC/LVS/PEX 完整跑通一遍后面再看任何版图验证文档心态都会完全不一样。因为你会明白所谓“验证”本质上是让工具用确定的规则去检查不确定的人为绘图你能做的是不断缩小“画意图”和“规则期望”之间的差距。最后分享一个我自己常用的扩展练习把画好的反相器复制九份接成一个九级环振再跑一遍 DRC/LVS/PEX。你会发现 LVS 里多了几十个器件但排查方法完全一样。接着用 PEX 网表仿真相位噪声或振荡频率你就能直观看到每一级反相器的寄生对整个环振频率的影响。这个练习做完你对反相器版图的理解就不再停留在“画两个管子”的层面而是真正进入了“用版图架构影响电路性能”的阶段。 反相器版图全流程：DRC、LVS、PEX验证实战指南
1. 项目概述为什么用反相器跑通全流程值得做做模拟版图的人都知道反相器是最好用的“流程练习生”。如果你正在学版图设计准备找版图设计工程师的岗位或者只想亲手把一颗反相器送出去流片DRC、LVS、PEX 这三个词是你绕不过去的关卡。很多人一开始就把精力扑在复杂模块上结果被一堆验证问题打懵反过来把反相器从头到尾走一遍你会把从原理图到 GDSII 的每一个环节都摸清楚后面再画 LDO、运放、PLL 里的基础单元心里才有底。这儿的“全流程”指的是原理图设计前仿真版图绘制DRC 几何规则检查LVS 网表一致性检查PEX 寄生参数提取再做一次后仿真最后输出可以交付流片的 GDSII 文件。反相器的电路结构非常简单所以这六个环节能聚焦在“流程”本身不会被复杂的电路功能干扰掉。等这套流程跑通了你对版图设计工程师日常做什么、流片前什么叫“干净”就会有非常具体的体感。这篇内容面向两类人一类是刚入行或者在校学生准备在面试时讲清楚版图项目另一类是已经会画简单的版图但没完整跑过 Calibre 或者 KLayout 验证流程想补上 DRC/LVS/PEX 这一课的人。我会把画版图的步骤、验证工具的操作、常见报错的实际含义都写出来尽量做到能照着动手复现。1.1 一个反相器背后的完整链路很多人会问一个反相器就两个管子画版图是不是十几分钟就搞定了理论上单管布局确实不难但是“能画出来”和“能通过验证、能流片”完全是两码事。一个标准流程大致是这样第一步在原理图工具里画出 PMOS 和 NMOS设置好 W/L给定 VDD、GND、输入 A、输出 Y 四个端口做前仿真确认功能正确。第二步根据工艺库的设计规则把管子落到版图上用有源区、多晶硅、注入层、接触孔、金属线一层层搭起来。第三步运行 DRC让工具检查每条边、每个间距、每个包围是否满足工艺规则。第四步运行 LVS把版图里的器件和连接关系提取出来和原理图网表做比对。第五步运行 PEX提取寄生电阻电容生成带寄生参数的网表。第六步用提取后的网表做后仿真确认加上寄生的延迟、功耗还在可接受范围内。这套链路最微妙的地方在于前几步看起来是在“画图”后几步看起来是在“跑工具”但实际上每一步都会反过来影响前面的决定。比如 PEX 之后发现输出端寄生电容太大你可能要回头改版图、改管子的 finger 数量甚至改原理图的尺寸。所以反相器这种“小项目”练的恰恰是这种迭代能力。1.2 为什么反相器是“麻雀虽小五脏俱全”从器件角度一个反相器版图里有 PMOS、NMOS、N阱、P型衬底接触、多晶硅栅、有源区、接触孔、金属连线几乎覆盖了标准 CMOS 工艺里最常见的基础层次。从验证角度DRC 会逼你关注最小宽度、最小间距、阱的包围、接触孔的重叠LVS 会逼你给每个 pin 打 label搞清楚衬底连接算不算连接PEX 会逼你理解寄生电容从哪里来、对波形有什么影响。而且反相器是几乎所有数字和混合信号电路的基础单元。面试官问“你做过版图吗”你如果说“我画过完整的反相器跑过 DRC/LVS/PEX还做了后仿”这比空谈概念有说服力得多。更实际的是反相器可以直接搭成环振用来测工艺角的延迟可以做成 buffer 链用来驱动大负载也可以和与非门、或非门组合成标准单元库。把它的版图画透了等于给后面的标准单元设计打好了底子。2. 原理图设计与前仿真先让电路行为正确2.1 CMOS 反相器电路结构和参数选择CMOS 反相器的结构不需要多说PMOS 的源接 VDDNMOS 的源接 GND两者的栅连在一起作为输入 A两者的漏连在一起作为输出 Y。功能上A 为高电平时 NMOS 导通、PMOS 截止Y 被拉到低A 为低电平时反之Y 被拉到高。就这么简单但工程上要在意的是“什么时候翻转”、“翻转多快”、“功耗多少”。前仿真之前得先把 W/L 定下来。以 180nm 工艺为例通常把最小 L 设为 180nmNMOS 的 W 取 360nm 或者 540nmPMOS 的 W 取 NMOS 的 2 到 3 倍比如 1080nm。原因是空穴迁移率大约只有电子的三分之一到二分之一为了让 PMOS 的上拉能力和 NMOS 的下拉能力接近上升沿和下降沿对称PMOS 栅宽要放大。这里要提醒一句初学者最容易把“电流大”和“速度快”等同起来。其实在反相器里速度取决于“对负载电容的充放电能力”。把管子宽度做大固然可以增大电流但同时也增大了自身的栅电容和结电容负载变大速度未必线性提升。所以前仿真时要在一个固定的输出负载下比如 10fF 或 50fF扫一下输入到输出的传输延迟和上升下降时间再回头调整尺寸。2.2 原理图 DRC 不是版图 DRC很多人提到 DRC 就默认是版图工具的几何检查但原理图工具里也有“DRC”功能比如 OrCAD Capture 里的 Design Rules Check。原理图 DRC 查的是连接逻辑有没有悬空引脚有没有只接了一个节点的网络有没有输出脚被错误地当输入用有没有电源地引脚漏接。这些检查和模拟版图的几何 DRC 完全不是一回事。在 OrCAD 里跑原理图 DRC 时我习惯把这几项打开Unconnected Pins、Single Node Net、Input/Output pin 类型冲突、Off-page connector 连接一致性。反相器这级电路简单最常见的问题反而是“看起来连上了实际上没连上”——比如总线命名没对齐或者连到 VDD 上的线用的是 VCC 这个名字恰好又没定义全局电源网络。原理图 DRC 能把这些低级错误挡在第一道关别等到 LVS 阶段再回头查。如果是用 Cadence Virtuoso原理图阶段做的检查通常叫 ERC包含更细的内容比如某个类型的 pin 必须接到指定电位、某些器件端子不允许浮空。在跑 LVS 之前原理图网表本身必须是“干净”的不然版图 LVS 比对出来的 difference 会把你引到错误的方向。先把前仿波形做出来确认 VTC 转移特性曲线正确、输出能正常翻转再开始画版图。3. 反相器版图实现一步一步画出来3.1 版图的物理层次和截面图画版图之前脑子里必须建立“纵向剖面”的概念。一个简单的 P 衬底单阱 CMOS 工艺剖开来看大概是这个样子VDD Y GND | | | -------- P 接触孔 ------------------- N 接触孔 -------- | P 有源区 N 有源区 P 有源区 | | poly | | | | P [栅氧/多晶硅] N | | | | | | | | | PMOS 源区 | NMOS 漏区 | ---- N阱 --------------------- P 衬底 ------------- | | (N阱隔离PMOS) (P衬底接GND)别被这张示意图吓到重点就几个PMOS 必须待在 N 阱里NMOS 待在 P 衬底上N 阱上面做 P 注入形成 PMOS 的源漏衬底上面做 N 注入形成 NMOS 的源漏栅极由多晶硅跨在有源区中间形成源漏和栅极、衬底之间要用接触孔引到金属层。在实际版图工具里你看到的不是剖面图而是俯视图。PMOS 区域是一块 N 阱N 阱里画一条 P 有源区多晶硅横着或竖着跨过有源区把有源区分成左右两半左边是源右边是漏。NMOS 区域不需要额外的阱直接在一个 P 有源区上横跨多晶硅就行。两个管子中间用金属一连接输出节点就出来了。3.2 具体布局步骤与尺寸选择我用 KLayout 或者 Virtuoso 画反相器版图的时候习惯按下面这个顺序来第一确定坐标网格和图层映射。不同 PDK 的 GDSII 层号差异很大比如有的 PDK 里有源区是 layer 1多晶硅是 layer 2N 阱是 layer 3注入层是 layer 4/5接触孔是 layer 6金属一是 layer 7。画之前一定先读 PDK 的 layer map层级画错的话后面 DRC 和 LVS 全是报警。第二画两个器件的有源区和注入层。先画一条 P 有源区宽度按 PMOS 的 W 来再画一条 N 有源区宽度按 NMOS 的 W 来。两条有源区要留出足够的间距避免 N 阱边界和 P 衬底之间出现意外的薄弱区域。第三画多晶硅栅。多晶硅要完全覆盖住两条有源区并且在有源区两侧各延伸出去一段距离。这个延伸距离一般叫 poly extension over active它的作用是保证沟道区域都被栅氧和多晶硅覆盖即使光刻有对准偏差也不会出现源漏穿通。如果 poly 和有源区的交叠太少DRC 会直接报错。第四画 N 阱包围 PMOS。N 阱必须把 PMOS 的有源区、以及 PMOS 周围衬底接触用的 N 区域都包进去同时还要满足 N 阱到 NMOS 有源区的最小间距。这个间距如果不够阱和衬底之间的 PN 结可能被工艺偏差影响出现漏电甚至闩锁。第五打接触孔和金属一。PMOS 的源区用接触孔接到 VDDNMOS 的源区接到 GND两个管的漏区通过金属一接到一起作为输出 Y两个管的栅通过金属一接到一起作为输入 A。并且每个管子的衬底端也要打接触PMOS 的衬底就是 N 阱里的 N 接触接 VDDNMOS 的衬底就是 P 衬底上的 P 接触接 GND。这里有一个新手极易忽略的细节衬底接触不是可选件。即使 LVS 在某些规则下允许衬底浮空DRC 和实际的 CMOS 工艺也要求每一个阱区和衬底区域都有足够密度的接触孔否则可能发生 latch-up。反相器规模小直接在 PMOS 有源区上方加一条 N 带做 N 阱接触在 NMOS 有源区下方加一条 P 带做衬底接触比后期补省事得多。3.3 设计规则的“为什么”每个 PDK 都会给一本设计规则手册里面全是表格最小宽度、最小间距、最小包围、最小延伸。很多人看着一长串数字头皮发麻其实只需要抓住几个逻辑最小宽度工艺制造时图形太小会导致光刻失焦、刻蚀不完整。比如 poly 太细栅电阻变大还可能断掉。最小间距图形靠太近会桥连或者漏电比如金属一间距不够就容易在刻蚀后残留金属丝造成短路。包围和延伸比如接触孔必须完全落在金属和或有源区里面靠的是“套准容差”poly 必须伸出有源区靠的是“沟道保护”。举一个反相器里最典型的规则poly 和 active 的交叠区域。这个区域就是晶体管真正的沟道也是 LVS 识别 MOS 管的关键。如果 poly 完全没有覆盖 activeLVS 提不出任何管子如果只覆盖一半DRC 会因为 active 到 poly 的间距不足而报错。所以画栅的时候宁可让 poly 多伸出去一点也不要贴着有源区边缘画得刚好齐平。具体规则数值不同工艺差别很大。下面这张表是一个 180nm 级别工艺的示意值不是任何一家 PDK 的正式数据但是可以帮助建立数量级感觉规则项示意值如果不满足会怎样poly 最小宽度0.18 μm栅电阻变大甚至断栅poly 到有源区最小延伸0.24 μm沟道保护不够源漏穿通有源区最小宽度0.22 μm有源区刻蚀不全接触孔最小尺寸0.20 μm x 0.20 μm接触电阻大甚至不导通金属一最小宽度0.24 μm金属电阻压降增大金属一最小间距0.24 μm金属桥连短路N 阱到 NMOS 有源区间距0.60 μm阱穿通或 latch-up 风险所以画版图的时候不要闷头画画完一层就对照规则看一眼。等你形成肌肉记忆所有尺寸都比规则大出一截DRC 的 error 数量自然就少了。4. DRC 验证跑规则别跟自己过不去4.1 DRC 查的是什么不查什么DRCDesign Rule Check查的是版图几何图形是否满足工艺制造规则。它只关心“形状合不合规”不关心“电气连接对不对”。例如DRC 会检查两条 metal 间距是不是小于最小间距但它不会告诉你这条 metal 是不是应该接到 VDD。连接关系是 LVS 的事DRC 和 LVS 必须分开理解。这也是很多人跑完 DRC 零错误就以为版图“没问题”的原因。DRC 过了只代表“能被制造”不代表“功能上没画错”。真正的流程是 DRC 和 LVS 都过了才叫 converge。严格一点还要继续跑 PEX 做后仿。反相器的版图画起来快DRC 报错一般也集中在几个区域接触孔没被有源区或金属完全包围、poly 和有源区靠得太近、PMOS 和 NMOS 的两个有源区之间缺少足够的阱间距、金属一跳线太近导致短路风险。这些错误在报错列表里通常带有层名和坐标直接跳过去修就行。4.2 用 KLayout 跑 DRC 的实操KLayout 是目前最方便验证反相器版图的工具之一开源、跨平台还内置了 DRC 引擎。用 KLayout 跑 DRC核心是写一个 DRC 脚本。很多 PDK 会直接提供现成的.drc文件如果没有你可以自己写一个简化版规则来练手。比如假设你的工艺层映射为有源区 active1poly2接触孔 contact3金属一 metal14N 阱 nwell5那么一个极简 DRC 脚本可以这样写# dcm_rule.drc active input(1, 0) poly input(2, 0) contact input(3, 0) metal1 input(4, 0) # poly 栅和 active 的交叠识别管子 gate poly active # 规则1poly 到 active 的包围poly 必须伸出 active 至少0.24um poly_extension poly.without(gate).sized(-0.24.um) ext_error active.without(poly).sized(0.24.um) poly ext_error.output(poly extension over active) # 规则2contact 必须被 metal1 包围至少0.1um contact.not_inside(metal1.sized(0.1.um)).output(contact enclosure metal1) # 规则3metal1 最小间距0.24um metal1.space(0.24.um).output(metal1 spacing)运行的时候图形界面里选择 Tools - DRC加载这个脚本命令行则可以写成klayout -r my_drc.rb -o drc_result.gds跑完以后KLayout 会生成一个新的版图文件里面把所有违反规则的图形用特定图层标出来。你直接跳转到 marker 坐标就能看到是哪个图形、违反什么规则。用这种方式反复迭代反相器的 DRC 很快就能跑到零。实际 PDK 的规则文件会比这个复杂得多但脚本逻辑是同一个把 layer 读进来用布尔运算和尺寸测量生成违反规则的图形输出到 marker 层。理解了这一点你就能读懂工业级 DRC deck 里的大部分语句。4.3 常见 DRC 错误与修复思路反相器版图里最常见的三类 DRC 错误我直接列出来方便你对照排查。第一类是 contact 或者 via 的 enclosure 不足。工具会报“contact not covered by metal1”或者“active enclosure of contact 0.05”。原因通常是打孔前先用 metal 铺了一条细线结果孔的四周没有留够包围。解决办法不是把孔挪一下而是重新检查 metal 的宽度让孔周围均匀留出规则要求的包围量。第二类是 poly 到有源区的间距或延伸不够。这个问题特别容易出现在两个管子共用有源区的时候。反相器里面也许没有太多的共用有源区但如果想把反相器做成标准单元两个相邻反相器的有源区边界可能靠得很近这时候 poly 的延伸不够会直接报 poly-active spacing。建议把 poly 的端头统一多画 0.3μm别只卡着规则的下限。第三类是 N 阱相关的错误。有些 PDK 要求 N 阱到 NMOS 有源区必须留出足够距离同时 N 阱本身要完全包住 PMOS 的 P 有源区。如果 PMOS 画得靠边N 阱都没盖住有源区DRC 会报“nwell active enclosure”。这种错误在画的时候不容易发现因为从版图上看N 阱像一层淡淡的背景色很容易被忽略。跑完 DRC 之后看到这类报错记得打开 N 阱层的显示整体检查一遍 PMOS 有没有被完整包围。4.4 澄清一个搜索热词DRC RTSTAT-6 partial route conflicts最近不少人搜“drc rtstat-6”和“partial route conflicts: 1184 net(s) have a partial conflict”这个报错其实不是模拟版图 DRC 的典型输出。它更常见于数字后端流程比如 Vivado 里的布局布线结果检查意思是有些网络只有部分布线路径被完成还有 open segment工具认为 1184 个 net 存在部分冲突。数字后端的 DRC 会检查布线完成的百分比、通孔缺失、金属层短路等报出 partial conflict 多半意味着布线没有收干净需要回到布线器继续 route或者手动修线。如果你是做反相器这种模拟/定制版图在 KLayout 或 Calibre 里看到的 DRC 描述通常是“net(s) have open”或者“missing via”不会有“partial route conflict”这种字眼。但两者背后的物理概念是一致的信号路径没有在金属层上完整连通。出现类似提示时先检查是不是有 metal 线断开了、via 缺失了或者 pin label 打在了错误层上。理解了这个分类以后不管是搜数字 DRC 还是模拟 DRC都不会被误导。5. LVS 验证让版图和原理图重新变成同一个东西5.1 LVS 的工作原理LVSLayout vs. Schematic它的目标只有一个证明版图在电气上等价于原理图。验证工具会把版图里的各种图形“翻译”成器件和连线这个过程叫提取。版图上看到 poly 覆盖 active就提取出一个 MOS 管看到 contact 把 metal 和有源区连起来就提取出一个节点。提取完以后工具把版图网表和原理图网表做节点与器件比对看是否一一对应。说起来简单实际上有很多细节。首先工具要识别器件的类型。最常见的识别规则是“poly 跨过 active”poly 与 active 交叠的部分就是沟道交叠区域的宽度是 Wpoly 的长度是 L。其次工具要识别端子。LVS 报告里常见的“source/drain swapped”就是因为晶体管是对称的工具不知道哪边是 source 哪边是 drain它会根据连接关系自动判定。只要版图里两个管子的栅、漏、源、衬底连接和原理图一致LVS 就能通过。为了让 LVS 准确识别端口画版图的时候必须给输入输出和电源地打上 label。这个 label 要放在对应的金属层或 pin 层上而且要放在金属图形范围内。有的人喜欢画完图以后随便在空的地方放一串文字结果 LVS 提取时 pin 没和金属连上就会报“missing pin”。反相器规模小四个端口 A、Y、VDD、GND 一定要一个不少地打上 label这一步是 LVS 能识别出“端口”的前提。5.2 lvs soft connect 软连接到底是什么意思跑 LVS 的时候新手最懵的一个词叫“soft connect”。什么叫软连接简单说它不是通过金属线直接连起来的而是通过衬底或者阱这种有电阻的路径连起来的。在 CMOS 反相器里NMOS 的 bulk 端通常要接到 GNDPMOS 的 bulk 端通常要接到 VDD。设计上你可能在版图里给 NMOS 周围打了 P 衬底接触这个接触接到 GND同时另一个 NMOS 源极也通过 P 有源区接到同一个 GND 电位。在 LVS 的提取模型里所有这些 P 型衬底区域其实都是同一个节点它会认为 NMOS 的 bulk 端和源极之间存在一个“软连接”因为从物理上它们都坐在同一块衬底上。对反相器这种只有两个管子的电路软连接通常不会造成致命问题因为 NMOS 的衬底本来就是要接 GND 的。但在更复杂的电路里如果两个 NMOS 管子本应隔离却因为衬底接触的安排LVS 认为它们的 bulk 被连到了一起就会报出 unexpected short 或者 extra device。这种问题在混合信号版图里尤其讨厌因为不同的地域模拟地、数字地在芯片上虽然最终要连在一起但在版图上通常被刻意分区分割LVS 的软连接逻辑可能会把两处地误判成一个节点。解决 soft connect 的招数有两个方向。一个是在 LVS 规则文件里控制连接检查的开关比如 Calibre 里的LVS SOFT CONNECT选项可以设置成 check、ignore 或者 report。另一个是在版图里画 guard ring —— 用一圈 P 有源区和接触孔把 NMOS 围起来再接上 GND然后用 N 阱或其他隔离结构把不希望连通的区域断开。反相器阶段不用做得太复杂但你要知道 LVS 报告里一旦出现 “soft connect” 字样先不要急着改版图读一下是哪几个节点被连在一起判断这是设计本意还是非预期连接。5.3 LVS 报错的排查顺序LVS 报错大致分成三类器件不匹配、节点不匹配、属性不匹配。器件不匹配常见于管子数量对不上。例如版图里 PMOS 的 M factor 设成了 2但原理图里 PMOS 只有一个LVS 提取出两个并联管子自然就多出器件。这种问题处理起来最简单回到原理图把 M 或 finger 统一或者回版图把器件合并。节点不匹配常见于多个端子被接到同一个节点而原理图里它们应该是独立节点。反相器里最容易出现的是输入端 A 和输出端 Y 被意外短路多半是 poly 栅在拐弯时把两个管子的栅同时接到了同一个金属节点或者金属一跳线跨过了不该跨的 active。排查时先看 LVS 报出的 short 节点再和版图坐标对照通常很快能定位。属性不匹配常见于 W/L 提取值不对。比如你原理图里设 NMOS W540nm但版图里 active 宽度画成了 600nmLVS 提取出来就是 600nm。这种报错不会在 DRC 阶段出现因为可能尺寸都满足规则但 LVS 一比对就发现 width mismatch。所以画完版图之后最好养成检查 device parameter 的习惯尤其是在用 KLayout 这类没有自动量测辅助工具的时候。我的排查顺序是这样的先看 LVS 报告的 summary确认器件数对不对再看 mismatch 的实例坐标跳过去检查图形是否画错如果器件数对但属性错用提取后的网表对比 W/L最后再查连接关系。不要在没有任何信息的情况下乱点版图那样只会越改越乱。6. PEX 寄生参数提取与后仿真6.1 PEX 提取的是什么为什么后仿比前仿可信前仿真用的电阻、电容、晶体管模型都是理想模型所谓理想指的是网表里只有你画出来的器件和连线连线本身没有电阻、没有电容。可实际芯片上poly 有电阻金属线有电阻有源区有结电容金属线之间还有耦合电容。PEX 就是把这些寄生的 R、C、CC 从版图几何形状中提取出来追加到网表里然后用这个网表做后仿真。反相器是后仿真最典型的对象因为它的延迟主要取决于充放电电流和负载电容。负载电容由三部分组成下一级栅电容、本级金属线电容、以及 Miller 效应带来的输入输出耦合电容。前仿真里你只能手动加一个理想负载但后仿真会自动算出版图里金属走线、poly 走线贡献的所有电容。你可能会发现一个很小的反相器光输出端接的那条几微米长的 metal 线就能贡献零点几 fF 的电容在 low power 设计里完全不能忽略。另外PEX 还能提取出寄生二极管。比如 NMOS 的漏区 N 和 P 衬底之间天然存在一个 PN 结当输出端电压低于地电位时这个二极管会正向导通。正常工作时反相器不会这样但在 ESD 或者闩锁测试里这些寄生二极管可能就是保护路径。做后仿真的时候至少要知道它们的存在。6.2 用 Calibre PEX 跑通反相器的步骤Calibre PEX 是工业界最常用的寄生提取工具流程上和 Calibre LVS 很相似因为 PEX 也是在 LVS 的提取基础上做的。常见操作是在 Virtuoso 里调出 Calibre PEX 界面选择 Extraction Type一般有三种R only、C only、RCCC。对于反相器我建议选择 RCCC既提取电阻也提取对地电容和耦合电容这样后仿最接近实际情况。设置好规则文件后先跑一次 PEX 的 “PEX Extraction”。如果版图和原理图 LVS 已经通过这一步通常比较快。输出网表格式常见的有 Calibre view、DSPF、SPEF 或者晶体管级 SPICE 网表。Virtuoso 里最方便的是直接生成av_extractedview然后拿这个 view 做后仿。第三方流程比如 KLayout 加上开源 PDK也可以提取成 SPICE 网表再丢给 ngspice、LTspice 或者 Xyce 仿真。命令行方式也值得了解一下。对于 bison 风格的 PDKCalibre 可以这样跑calibre -spice -hier -turbo 4 pex_rules.rule跑完以后会生成提取网表网表里每个器件后面会多出一些寄生电阻和寄生电容节点。看到类似RD1 (net:out net:out_1) 23.5这种网表片段就是一条寄生电阻。用 LTspice 做后仿真也不是不可以。把 Calibre 提取出来的 SPICE 子电路拷贝到 LTspice 里给它加一个脉冲输入源和 VDD就能观察到反相器输出波形的边沿退化。虽然没有 Virtuoso 集成那么顺滑但作为学习工具完全够用——我在没有完整 PDK 环境的时候就是这么用开源工具链把后仿真跑通的。6.3 反相器前后仿对比怎么看后仿最重要的目的是比较前后仿真差别有多大。仍然是 180nm 工艺、尺寸 540nm/180nm 的 NMOS 和 1080nm/180nm 的 PMOS、负载 20fF我做过的一组示意数据是这样的指标前仿真后仿真(PEX)说明tPLH低到高传输延迟16 ps24 ps输出金属线电容和漏区结电容拖慢了上升沿tPHL高到低传输延迟15 ps22 psPMOS 和 NMOS 尺寸比例基本对称所以恶化幅度接近输出上升时间32 ps48 ps寄生电容明显拉长了边沿输出下降时间30 ps45 ps另一侧的趋势一致动态功耗5.2 μW7.1 μW寄生电容充放电增加了额外功耗注意这组数字只是示意真正工艺下的数值会差不少。重要的是看趋势加了寄生之后延迟变大了功耗变多了。如果你的后仿真延迟比前仿增加了 50% 以上就要回头检查是不是版图走线太长、器件 finger 太多、或者金属层用得太细了。后仿真还可以结合工艺角来看。反相器版图最后交付之前应该至少在 tt/ss/ff 三个角下各跑一次后仿真温度取 -40°C、25°C、125°C。你会发现在 ss 工艺角、低温条件下NMOS 和 PMOS 的驱动能力都会下降延迟变得很慢在 ff 角、高温下延迟变快但漏电也会增加。对反相器这种简单电路“慢”和“快”的边界很容易预估所以它非常适合用来练手理解工艺角。7. 流片前的最后检查与工程习惯7.1 交付 GDSII 之前的检查清单当 DRC 和 LVS 都 cleanPEX 后仿也满足指标离流片就剩最后一步了输出标准的 GDSII 文件。但真正投片前有经验的版图工程师还会再过一遍检查清单。首先确认电源地和衬底接触不是只在原理图里干净版图上也要干净。最简单的方法是把 LVS 报告里所有 bulk 端连接都打开逐一确认 PMOS 的 N 阱接触接到了 VDDNMOS 的 P 衬底接触接到了 GND。不要留任何一个浮空阱区。其次确认 text label 都还在。GDSII 里的 text/label 虽然在硅片上不会被制造出来但它们对后端的 mask data preparationMDP很重要通常要保留 pin label同时删掉辅助性的调试 text。如果你在版图上写了很多备注文字比如尺寸标记、责任人名字、版本号投片前最好统一清理避免造成 data 误解。然后确认顶层 cell 的 boundary 设置正确。这个 boundary 通常对应切割道或者芯片边缘会影响后续划片。对反相器这种测试结构来说边界画多大要看流片平台的要求。有的 MPW多项目晶圆shuttle 会直接给你一个模板把反相器放进去就行。最后做一次完整的 clean 流程从 GDSII 重新导入到一个全新 library再跑一遍 DRC/LVS/PEX。这一步叫 “clean tapeout view”能防止源 library 里的一些隐藏设置造成 GDS 里数据失真。反相器项目很小重跑一遍只要几分钟但这个习惯能帮你在大项目里避免灾难。7.2 工程习惯与版本管理版图设计是反复迭代的工程最怕的就是“改着改着忘了改了什么”。反相器虽然简单我也强烈建议从一开始就用好版本管理。一种办法是把不同版本另存为 V1、V2、V3 文件在文件名里带上日期和改动说明更好的办法是用 gitGDSII 虽然是二进制但同样可以纳入版本管理。配合文本形式的 DRC 报告和 LVS 报告每次改动后比对差异会非常方便。另一个习惯是分层管理。不要把 DRC error、LVS error 直接全部 flatten 到一层。KLayout 和 Calibre 都支持将错误 mark 生成单独的层保留这些层按错误类型分类查看。反相器可能只有十几个 error看不出来分层的重要性但等你画到几十个反相器组成的 buffer 链你就会发现按层筛选 DRC error 是救命功能。还有一点任何改动后不要只跑 DRC 就算完。动过任何一层 metal、poly、active哪怕只是挪了一个 contact也要把 DRC/LVS/PEX 按顺序重新跑一遍。很多人以为挪一个孔不影响 LVS结果这个孔恰好是 pin label 所依赖的 anchorLVS 立刻报 missing pin。小改动也会牵一发动全身。8. 常见问题与排查技巧实录8.1 新手必踩的坑我见过太多人在反相器版图上栽在同一个地方把输入 A 和输出 Y 搞反了。听起来不可能但当你在版图里左右镜像摆放 PMOS 和 NMOS且栅极走线又不得不换个方向时非常容易把两个管子的漏区接到错误的位置。一个作风硬核的检查方法是利用 LVS 报告里的 net 连接矩阵把 A、Y、VDD、GND 四个节点对应的 MOS 端列出来和原理图逐一对照。第二个常踩的坑是“poly 栅只画了一半”。有人画有源区很认真但画 poly 的时候只覆盖了一半 active结果 LVS 把它当成了两个无效器件甚至识别不出管子。这个问题的根源在于没有把 poly 层当成“横跨”有源区的图形而是当成一根只连到边的线。记住poly 和有源区的交叠就是沟道这个交叠必须完整。第三个坑是“最小尺寸强迫症”。设计规则给了最小宽度有人就一定用最小宽度。实际上最小宽度往往伴随着更大的工艺偏差和寄生电阻。以 metal 一电源线为例如果你真用 0.24μm 宽度的 metal 来跑 VDD/GND长距离下的 IR drop 会非常扎眼。反相器里电源线可以适当加宽到 0.5μm 以上没必要为了“省面积”去挑战极限。8.2 工具使用与效率技巧用 KLayout 画反相器有几个快捷键非常值得形成肌肉记忆。CtrlL打开 Layer 窗口可以快速切换层的可见性和编辑状态Tab切换“画到下一层”Shift方向键可以按网格移动选中图形。DRC 跑完以后双击 error marker 可以自动跳转到对应坐标再配合Zoom Fit刷新视图效率会高很多。Calibre 的 RVE 界面里也有类似的导航方式。LVS 报告中看到一个 instance 不匹配直接在 RVE 里点进去版图窗口会自动缩放到那个器件的位置。很多新手喜欢在版图里肉眼搜索坐标完全没必要工具的交互跳转功能就是干这个的。还有个很实用的小技巧在跑 DRC/LVS 之前先用 KLayout 的 “Check for unconnected pins” 或者 Calibre 的 connectivity 检查功能快速扫一遍。有时候你只是忘了把一个 pin 连到金属上这会在 LVS 里报出大量莫名其妙的 mismatch。提前用连接性检查可以省掉一半时间。8.3 我的体会反相器版图这个项目我前前后后带过不少人做过。每个人的问题都不一样但共同点是只要把反相器的 DRC/LVS/PEX 完整跑通一遍后面再看任何版图验证文档心态都会完全不一样。因为你会明白所谓“验证”本质上是让工具用确定的规则去检查不确定的人为绘图你能做的是不断缩小“画意图”和“规则期望”之间的差距。最后分享一个我自己常用的扩展练习把画好的反相器复制九份接成一个九级环振再跑一遍 DRC/LVS/PEX。你会发现 LVS 里多了几十个器件但排查方法完全一样。接着用 PEX 网表仿真相位噪声或振荡频率你就能直观看到每一级反相器的寄生对整个环振频率的影响。这个练习做完你对反相器版图的理解就不再停留在“画两个管子”的层面而是真正进入了“用版图架构影响电路性能”的阶段。