1. 拼版这件事为什么值得单独拎出来讲做过四层板以上项目的硬件工程师大概率都遇到过这种局面一个产品拆成主控板、电源板、接口板三块独立PCB打样的时候分别下单SMT的时候分别上机测试的时候分别插接。单板阶段这么干没问题一旦进入小批量试产或者成本敏感的量产阶段三块板分开打样的钱、分开贴片的工时、分开测试的流程加起来就是一笔不小的开销。拼版就是把多块独立PCB合并到一张大板上的做法目的很直接——摊薄板材成本、减少SMT换线次数、提高产线效率。但拼版这件事说简单也简单说坑也真坑。我见过太多人用最原始的方式拼版在Allegro里新建一个空板把几块板的走线、铜皮、丝印一层一层复制粘贴过去然后手动对齐、手动补边框、手动处理叠层差异。这种做法的后果是拼完之后DRC报出几百条错误网络名冲突、器件位号重复、叠层不匹配、禁布区错位一条一条改下来半天时间就没了。更麻烦的是如果后面某块子板改了设计你还得重新拼一遍维护成本极高。Cadence Allegro从17.x版本开始强化的Module功能本质上就是为解决这类问题设计的。它允许你把一块已经设计好的PCB作为一个“模块”整体引用到另一块PCB中保留原有的网络、器件、走线、铜皮和约束规则同时支持多实例引用和自动位号映射。换句话说你不需要再手动复制粘贴而是像在原理图里调用一个层次化模块一样在PCB层面直接“调用”另一块板。这个功能在拼版场景下的价值比很多人想象的要大得多。这篇文章面向的是已经有一定Allegro使用基础、正在被多板合并问题困扰的PCB设计工程师。我会从Module功能的核心机制讲起把拼版的完整操作链路拆开重点讲清楚DRC报错的根因和规避方法最后分享几个我在实际项目中踩过的坑和总结出来的技巧。全文基于Allegro 17.4和24.1两个版本的实际操作经验大部分操作在两个版本中通用差异之处我会单独标注。2. Module功能到底解决了拼版中的哪些核心问题2.1 传统复制粘贴拼版的三个致命缺陷在讲Module之前有必要先把传统做法的缺陷说清楚这样你才能理解Module的设计意图。第一个缺陷是网络名冲突。假设主控板上有一个网络叫VCC_3V3电源板上也有一个网络叫VCC_3V3你用复制粘贴的方式把电源板的内容贴到主控板所在的PCB文件中Allegro会认为这是两个不同的网络因为它们的网络编号不同。结果就是明明应该连在一起的电源网络在PCB上却是断开的。你得手动去合并网络或者用Net Short功能强行短接但这样做又会引入新的DRC问题。第二个缺陷是器件位号重复。主控板上已经有R1、R2、C1、C2电源板上也有R1、R2、C1、C2。粘贴过去之后Allegro会报位号重复错误你必须手动给其中一套重新编号。如果板子上有几百个器件这个工作量是灾难性的。第三个缺陷是叠层与约束规则不匹配。不同板的层数可能不同主控板是六层电源板是四层拼在一起的时候叠层怎么对齐约束规则也不一样主控板的差分线要求100欧姆阻抗电源板的线宽要求承载2A电流这些规则在拼版后如何共存传统做法下你只能手动调整而且很容易遗漏。2.2 Module功能的底层逻辑引用而非复制Module功能的核心思路是“引用”。当你把一块PCB保存为Module文件.mdd格式时Allegro会把这块板的所有设计信息打包进去包括器件、网络、走线、铜皮、过孔、约束规则、禁布区等。当你在另一块PCB中放置这个Module时Allegro不是简单地复制几何图形而是建立了一个引用关系。这个引用关系带来几个关键好处。网络会自动映射Module内部的网络会和目标PCB中的同名网络自动合并不同名的网络会保留为独立网络并自动添加前缀或后缀以避免冲突。器件位号会自动重新编号你可以指定编号的起始值和规则Allegro会自动完成映射。约束规则会随Module一起带入你可以选择使用Module自带的规则也可以选择继承目标PCB的规则。更重要的是Module支持多实例引用。如果你有一块子板需要在拼版中出现两次比如左右声道对称的音频板你只需要放置两个Module实例Allegro会自动处理位号映射和网络区分。这在传统复制粘贴方式下几乎是不可能高效完成的。2.3 什么场景适合用Module拼版什么场景不适合Module拼版并不是万能的它有明确的适用边界。适合的场景包括多块子板之间有明确的层次关系比如主控板加若干接口板子板设计已经冻结不需要在拼版阶段做大量修改子板数量较多或者需要多实例引用拼版后需要保持各子板设计独立性方便后续单独更新。不适合的场景包括子板之间需要大量跨板走线Module之间的互连需要手动处理子板叠层差异过大比如二层板和八层板拼在一起叠层对齐会非常麻烦拼版后需要对子板内部设计做大量修改Module的引用特性反而会成为束缚。我个人的经验是如果子板数量在三块以上或者有重复子板Module拼版的效率优势非常明显。如果只是两块简单的板拼在一起且后续不再修改传统方式可能更快。但考虑到维护成本我还是倾向于用Module。3. 从零开始Module拼版的完整操作链路3.1 准备工作子板设计冻结与叠层对齐在开始拼版之前有几件准备工作必须做扎实否则后面会反复返工。第一件事是确认所有子板的设计已经冻结。Module一旦放置到目标PCB中虽然可以更新但更新过程可能会引入新的DRC问题。所以尽量在子板设计稳定后再做拼版。如果确实需要后续更新建议在拼版前把子板的版本号记录清楚方便追溯。第二件事是统一叠层结构。这是最容易被忽视但影响最大的环节。如果子板层数不同你需要决定拼版后的叠层方案。常见的做法是以层数最多的子板为基准其他子板通过添加假层或者说空层来对齐。比如主控板是六层电源板是四层拼版时电源板的四层需要映射到六层叠层中的对应层中间两层作为空层处理。在Allegro中你可以通过Cross-section编辑器来调整叠层确保所有子板的层映射关系一致。第三件事是规划拼版布局。在纸上或者用简单的绘图工具先画一个拼版布局草图确定每块子板的位置、间距、拼版边框、V-Cut或者邮票孔的位置。这个草图不需要很精确但要有基本的尺寸关系。特别是要注意子板之间的间距一般建议不小于2mm方便后续铣刀切割。如果要用V-Cut间距要求更大通常不小于3mm。3.2 把子板导出为Module文件准备工作完成后就可以开始导出Module了。操作路径是打开子板的PCB文件选择菜单栏的Tools - Create Module。在弹出的对话框中你需要设置几个关键参数。Module的保存路径和文件名建议用子板名称加版本号命名比如PowerBoard_V1.2.mdd方便后续识别。是否包含走线和铜皮这个选项默认是勾选的建议保持勾选。如果你只想引用器件和网络不引用走线可以取消勾选但拼版场景下通常需要完整引用。是否包含约束规则这个选项建议勾选。约束规则随Module带入后你可以在放置时选择是否使用。原点设置这个非常重要。Module的原点决定了它在目标PCB中的放置基准点。建议把原点设置在子板的左下角或者某个明确的机械基准点上这样在目标PCB中放置时更容易对齐。如果原点设置混乱放置后对齐会非常痛苦。设置完成后点击OKAllegro会生成一个.mdd文件。用同样的方法把所有需要拼版的子板都导出为Module文件。注意如果子板中有自定义的焊盘、封装或者Shape确保这些元素在导出Module时被正确包含。有时候自定义焊盘没有关联到Module中放置后会出现焊盘丢失的情况。建议导出后先在空板中测试放置一次确认所有元素完整。3.3 在目标PCB中放置Module并处理网络映射新建一个空白的PCB文件作为拼版母板设置好叠层结构和板框尺寸。然后选择菜单栏的Place - Module在弹出的文件选择对话框中找到之前导出的.mdd文件。放置之前Allegro会弹出一个Module Instance对话框这里有几个关键设置需要仔细处理。Instance Name给这个Module实例起一个名字比如PowerBoard_1。如果同一个Module要放置多次每次的Instance Name必须不同。Reference Designator Prefix位号前缀。这是解决位号冲突的关键。比如电源板的电阻位号原本是R1到R50你可以设置前缀为“PWR_”放置后位号会变成PWR_R1到PWR_R50。如果主控板的位号是R1到R100两者就不会冲突了。Net Name Prefix网络名前缀。同样是为了解决网络名冲突。如果子板中有网络叫VCC_3V3目标PCB中也有VCC_3V3你可以选择让Module的网络自动添加前缀或者让同名网络自动合并。这个选项需要根据实际电路关系来决定。如果两个VCC_3V3确实是同一个电源网络应该选择合并如果是不同的电源域应该添加前缀区分。Placement Origin放置原点。确认Module的原点位置然后在目标PCB中点击放置。建议先开启栅格捕捉确保放置位置精确。放置完成后用同样的方法放置其他Module。所有Module放置完毕后你需要手动处理Module之间的互连。如果子板之间有信号连接需要在目标PCB中手动走线或者添加连接器。这部分工作量和传统方式差不多但至少子板内部的设计不需要重新处理了。3.4 位号自动映射与反标原理图Module放置完成后位号已经自动重新编号了。但这里有一个关键问题原理图和PCB的位号必须保持一致。如果PCB上位号变了原理图没变后续做网表对比或者调试的时候会对不上。Allegro提供了Back Annotation功能来解决这个问题。操作路径是Tools - Back Annotation选择生成反标文件然后在原理图工具Capture CIS中导入这个反标文件。反标完成后原理图中的位号会更新为PCB中的新位号。这个过程听起来简单但实际操作中有几个坑。第一反标文件必须包含所有Module实例的位号映射关系如果有遗漏原理图更新会不完整。第二如果原理图中有层次化设计反标可能会影响多个层次的位号需要仔细检查。第三反标后建议做一次完整的网表对比确认PCB和原理图完全一致。我个人的做法是在拼版完成后先导出反标文件在原理图中更新位号然后重新生成网表再在PCB中做一次网表对比。虽然多花十几分钟但能避免后续调试时的混乱。4. DRC报错的根因分析与逐项排错4.1 拼版后DRC暴增的常见原因拼版完成后第一次跑DRC大概率会看到一堆错误。不要慌这些错误大部分是有规律可循的。我把常见的DRC错误归为几类每一类的根因和处理方法都不一样。第一类间距违规Spacing Violation。这是最常见的。原因是不同子板的约束规则不同拼版后规则合并原本满足子板规则的间距在合并后的规则下可能不满足了。比如子板A的线间距规则是6mil子板B的规则是8mil拼版后如果统一用8mil子板A中原本6mil间距的走线就会报错。第二类网络冲突Net Conflict。如果两个Module中有同名网络但没有正确合并或者合并后出现了意外的短路就会报这类错误。典型的表现是“Net has multiple drivers”或者“Net is shorted to another net”。第三类禁布区违规Keepout Violation。子板的禁布区在Module中保留但放置到目标PCB后如果禁布区和其他Module的器件或走线重叠就会报错。这种情况在子板间距较小时特别常见。第四类叠层相关错误。如果子板的层映射没有正确对齐比如子板的走线被映射到了目标PCB的空层上就会报“Layer not defined”或者“Shape not on etch layer”之类的错误。4.2 用Constraint Manager统一约束规则处理间距违规的核心思路是统一约束规则。在拼版母板中打开Constraint Manager快捷键CtrlShiftG你会看到所有Module带入的规则和母板自身的规则。我的建议是不要试图保留每个子板的独立规则而是在母板中建立一套统一的规则体系。具体做法是先分析所有子板的规则要求取最严格的那个作为基准。比如子板A要求最小线宽4mil子板B要求6mil那统一用6mil。然后为不同的网络类别设置不同的规则比如电源网络、差分对、时钟信号分别设置对应的规则。在Constraint Manager中你可以通过Net Class来批量管理规则。把来自不同Module的网络分配到对应的Net Class中然后为每个Net Class设置规则。这样比逐条网络设置效率高得多。提示如果某些子板的特殊规则确实需要保留可以在Constraint Manager中为特定网络或特定区域设置Override而不是全局修改。这样可以在统一规则的前提下保留必要的例外。4.3 网络合并与短接问题的处理网络冲突的处理需要分情况讨论。如果是应该合并的同名网络没有合并你需要在Allegro中手动合并网络。操作路径是Logic - Net Logic选择需要合并的网络执行合并操作。合并后建议重新跑一次DRC确认没有引入新的短路。如果是不应该合并的网络被错误合并了比如两个子板都有VCC_3V3但它们是不同的电源域你需要在放置Module时就设置好网络前缀避免自动合并。如果已经合并了需要手动拆分这个操作比较麻烦可能需要删除部分走线重新连接。如果是Module之间的互连导致的短路比如两个Module的走线在放置时重叠了你需要调整Module的位置或者修改走线。这种情况在拼版布局规划不合理时容易出现所以前期的布局规划很重要。4.4 禁布区与叠层错位的修复方法禁布区违规的处理相对直接。在Allegro中打开Package Keepout和Route Keepout的显示找到重叠的区域然后调整Module的位置或者修改禁布区的形状。如果禁布区是子板设计的一部分不建议直接删除而是通过调整布局来避让。叠层错位的修复需要回到Cross-section编辑器。检查每个Module的层映射关系确认子板的每一层都正确映射到了母板的对应层。如果发现某层映射错误手动调整映射关系然后更新Module。更新后重新跑DRC确认叠层相关错误消失。这里有一个经验在导出Module之前先把子板的层名规范化。比如把“TOP”“BOTTOM”“L2”“L3”这样的层名统一改成“TOP”“GND2”“PWR3”“BOTTOM”这样有明确含义的名称。这样在母板中做层映射时不容易搞混。5. 拼版布局与工艺要求的实战细节5.1 子板间距、V-Cut与邮票孔的选择拼版布局不只是把子板摆上去那么简单还要考虑后续的PCB加工工艺。子板间距如果后续用铣刀切割子板之间留2mm间距就够了。如果用V-Cut间距要留3mm以上因为V-Cut需要一定的刀具空间。如果子板边缘有器件间距还要加大避免切割时损伤器件。V-Cut vs 邮票孔V-Cut适合直线切割成本低但只能走直线而且切割后板边会有V形槽。邮票孔适合异形板或者需要圆弧切割的场景但成本稍高而且邮票孔连接处的强度需要计算。一般来说如果子板是矩形且边缘没有特殊要求优先用V-Cut。如果子板形状不规则或者有圆弧边用邮票孔。拼版边框母板需要留出工艺边一般每边留5mm到10mm用于SMT机器的传送轨道夹持。工艺边上可以添加Mark点、定位孔和测试点。Mark点建议放在工艺边的对角位置直径1mm周围留2mm的空白区。5.2 拼版后的丝印与标识处理拼版后每块子板的丝印需要清晰可辨。建议在每块子板的角落添加子板名称和版本号方便后续识别。如果子板上有连接器或者接口丝印上要标注清楚方向和功能。另外拼版母板上建议添加拼版标识包括拼版编号、子板数量、拼版日期等信息。这些信息可以放在工艺边上不影响子板本身的设计。如果子板上有需要屏蔽的区域或者需要特殊处理的区域在拼版时要用丝印或者铜皮明确标注避免后续加工时遗漏。5.3 拼版文件的输出与加工说明拼版完成后需要输出给PCB厂的文件包括Gerber文件、钻孔文件、叠层说明、拼版示意图、工艺要求说明。Gerber文件要确保包含所有层特别是拼版边框和V-Cut线。钻孔文件要区分通孔和盲埋孔。叠层说明要写清楚每层的材料和厚度。拼版示意图要标注子板位置、间距、V-Cut位置和工艺边尺寸。工艺要求说明要写清楚表面处理方式、阻抗要求、板材类型等。我个人的习惯是在输出文件之前先做一次完整的DRC和DFM检查。Allegro自带的DFM检查工具可以检查线宽、间距、焊盘尺寸等是否符合加工要求。如果有条件还可以用第三方DFM工具做一次交叉检查。6. 几个让我印象深刻的踩坑记录6.1 位号映射错误导致调试时找不到器件有一次做一个三拼版的项目主控板、电源板、接口板拼在一起。拼版完成后我做了反标原理图位号也更新了。但调试的时候发现电源板上有一个电阻R12在PCB上怎么都找不到。后来查了半天发现是位号映射的时候电源板的R12被映射成了PWR_R12但原理图中反标后显示的还是R12。原因是反标文件生成的时候没有包含Module实例的前缀信息。这个坑的教训是反标之后一定要在原理图和PCB中分别搜索几个关键位号确认两边一致。不要只看反标报告说“成功”就以为没问题了。6.2 叠层映射错误导致走线消失还有一次子板是四层板母板是六层板。导出Module的时候没有注意层映射放置到母板后子板的中间两层被映射到了母板的空层上。结果跑DRC的时候报了一堆“Layer not defined”的错误而且子板的走线在母板中看不到了。修复方法是回到Cross-section编辑器重新做层映射。把子板的L2映射到母板的GND2子板的L3映射到母板的PWR3。映射完成后更新Module走线就回来了。这个坑的教训是叠层映射一定要在放置Module之前确认好不要等到放置后再调整。而且建议在导出Module之前先把子板的层名规范化减少映射时的混淆。6.3 约束规则冲突导致大量误报最让我头疼的一次是约束规则冲突。子板A的差分线规则是90欧姆子板B的差分线规则是100欧姆。拼版后母板的Constraint Manager中同时存在两套规则导致子板A的差分线全部报错。解决方法是在母板中为子板A和子板B的差分线分别建立Net Class然后为每个Net Class设置对应的规则。这样虽然多花了一些时间但规则清晰后续维护也方便。这个坑的教训是拼版前一定要梳理清楚各子板的约束规则差异提前规划好统一方案。不要等到DRC报错后再临时处理那样效率很低。7. Module拼版的进阶技巧与效率提升7.1 用SKILL脚本批量处理Module放置如果拼版中有大量重复的Module实例手动放置效率很低。Allegro支持SKILL脚本你可以写一个简单的脚本来自动放置Module并设置位号前缀和网络前缀。比如下面这个SKILL脚本片段可以批量放置同一个Module的多个实例axlCmdRegister(placeModules placeModules) defun(placeModules () let((moduleFile instances i) moduleFile PowerBoard.mdd instances list(PWR1 PWR2 PWR3 PWR4) i 0 foreach(inst instances axlModulePlace(moduleFile, inst, 100.0 i * 50.0, 100.0) i i 1 ) ) )这个脚本只是示例实际使用时需要根据具体的Module文件和放置坐标调整。SKILL脚本的学习曲线有点陡但一旦掌握拼版效率会有质的提升。7.2 用Design Reuse实现跨项目复用Module功能不仅可以在同一个项目内拼版还可以跨项目复用。如果你有一个经过验证的电源模块设计可以在多个项目中直接引用不需要重新设计。这对于产品线丰富的团队来说价值很大。具体做法是把常用的电源模块、接口模块、MCU最小系统模块分别保存为Module文件建立团队的Module库。新项目开始时直接调用这些Module只需要设计差异部分。这样不仅能提高效率还能保证设计的可靠性和一致性。7.3 拼版后的设计更新与版本管理拼版完成后如果某个子板需要更新你可以重新导出该子板的Module文件然后在母板中更新对应的Module实例。Allegro提供了Update Module功能可以自动更新Module的内容同时保留位号映射和网络映射关系。但更新之前建议先备份母板文件。更新后要重新跑DRC确认没有引入新的错误。如果更新涉及网络或位号变化还需要重新做反标。版本管理方面建议每次拼版更新都记录版本号和更新内容方便追溯。如果团队有版本管理工具把Module文件和母板文件都纳入管理避免版本混乱。8. 一些零散但实用的经验关于Module的命名我建议用“子板名称_版本号”的格式比如“PowerBoard_V1.2”。不要用“Module1”“Module2”这种无意义的名称后续维护时根本分不清哪个是哪个。关于拼版布局建议在母板中保留一个“布局参考层”把拼版布局草图放在这一层上方便后续调整时参考。这个层不需要输出到Gerber只是设计时的辅助。关于DRC检查拼版后的第一次DRC建议用最严格的规则跑一遍把所有潜在问题都暴露出来。然后再根据实际情况放宽规则而不是一开始就用宽松规则那样会遗漏问题。关于文件输出建议在输出Gerber之前先在Allegro中做一次3D预览确认拼版后的整体效果符合预期。特别是检查子板之间的间距、V-Cut位置和工艺边尺寸。关于团队协作如果拼版涉及多个工程师的子板建议在拼版前开一个简短的协调会确认各子板的叠层、约束规则和接口定义。很多拼版问题其实源于沟通不畅而不是技术问题。最后分享一个我常用的检查清单拼版完成后逐项确认检查项确认内容叠层映射所有子板的层正确映射到母板位号映射原理图和PCB位号一致网络合并同名网络正确合并不同网络正确区分约束规则统一规则已设置例外规则已Override禁布区无重叠违规子板间距满足切割工艺要求工艺边尺寸和Mark点符合SMT要求DRC无未处理的错误反标反标文件已生成并导入原理图输出文件Gerber、钻孔、叠层说明完整这个清单看起来简单但每次拼版都过一遍能避免大部分低级错误。我在实际项目中用过很多次效果很稳。