借鉴bilibilihttps://space.bilibili.com/2051721341/?spm_id_from333.788.upinfo.detail.clickhttps://space.bilibili.com/2051721341/?spm_id_from333.788.upinfo.detail.clickhttps://space.bilibili.com/2051721341/?spm_id_from333.788.upinfo.detail.click就像连接硬件电路用 EDA 去画板子FPGA 要用 Verilog 语言实现电路连接用代码实现硬件电路搭建。Verilog 基本单位module“”隔开端口。Verilog 语言module and_gate(input a,input b,output c);assign c a b;endmoduleand_gate:模块名a,b,c:端口名标识符规则以字母或下划线开头由字母、数字、下划线、$组成区分大小写禁止使用关键字module、alwayswire表示物理连线用assign驱动阻塞赋值主要用于组合逻辑:非阻塞赋值主要用于时序逻辑也有用于组合逻辑左高右低wire [7:0] a;reg [7:0] b; 8个寄存器的 第j个寄存器b[j];阻塞赋值与非阻塞赋值阻塞赋值逐条执行非阻塞赋值同时进行算术运算位运算符运算符名称作用示例按位与两位都为1才为15 3 1|按位或有一个为1就是15 | 3 7^按位异或不同为1相同为05 ^ 3 6~按位取反0变11变0~5左移整体向左移动5 1 10右移整体向右移动5 1 2组合逻辑与时序逻辑assign配合阻塞赋值always配合非阻塞赋值possdge含义上升沿变化negedge含义下降沿的变化#:定义式子定义调用#gebvar与generate需要一起generate...if