上周项目评审一个做模拟模块的同事指着仿真图问我这颗片内LDO的PSR在1kHz有-75dB怎么到10MHz就只剩下-30dB而且不管怎么调环路增益地板都压不下去。这个问题我太熟了——半年前我自己也卡在这里。把零散的仿真结论串起来之后我发现片内电容LDO的PSR其实非常适合用拆路径分频段的直觉框架来理解纹波到底从哪里进、环路在哪一段还有能力压制、最终的地板是谁决定的每一块都能对应到具体的电路细节。这篇文章就把这套框架写出来适合做电源管理、SoC模拟IP或者刚接触LDO设计的工程师参考。你不用记一堆传输函数先建立正确的直觉再看公式和仿真结果就会顺很多。1. 从外部大电容到片内电容PSR的玩法全变了1.1 外挂1µF时代的躺赢传统LDO设计里输出端挂一个1µF甚至10µF的陶瓷电容是天经地义的事。这颗电容对PSR的贡献被很多人低估了。它的存在意味着无论功率管那条路漏过来多少高频电流无论Cgd直通了多少纹波到了输出节点都会被这颗大电容按到地形成一个以输出电阻和输出电容决定的低通极点。粗略算一下输出极点 f_p ≈ 1 / (2π · RL · CL)。100mA负载、1V输出时RL只有10Ω挂1µF电容极点频率在16kHz左右10kHz以上的纹波电流大部分被电容旁路掉根本来不及变成输出电压扰动。这就是为什么很多老工程师在外挂电容LDO上不太焦虑高频PSR——输出电容分担了大部分脏活。更重要的是Cgd直通那条路的分析。高频时输入纹波通过功率管栅漏寄生电容Cgd直接耦合到输出等效成一个电容分压器vout/vin ≈ Cgd / (Cgd CL)。功率管做到几百微米宽Cgd大约1pF量级1µF的输出电容把这条路的极限压到了-120dB以下。仿真和实测都很难碰到这个地板于是大家默认PSR的设计余量很大。1.2 片内电容让没办法偷懒的部分浮出水面片上集成场景完全不一样。SoC里给某个模拟模块或小逻辑域供电的LDO输出电容通常只有20pF到200pF——这个面积预算在先进工艺里已经很心疼了再大就要占用宝贵的die面积。20pF什么概念还是100mA负载、1V输出RL 10Ω输出极点直接飞到800MHz。在这个频段里输出电容对绝大多数实际关心的纹波开关电源的几百kHz到上百MHz数字模块的串扰噪声几乎没有滤波能力。也就是说以前靠外部大电容躺赢的那部分PSR现在必须完全靠环路和功率管本身挣回来。Cgd分压地板也跟着变差。CL 20pF时Cgd 1pF的功率管给出的地板只有-26dB就算把输出电容加到200pF地板也就是-46dB左右。这个数字和外部电容方案的-120dB差着十万八千里。很多人在仿真里看到高频PSR怎么也压不下去其实就是撞上了这堵墙。1.3 术语先对齐PSR、PSRR、纹波抑制讨论这个问题前必须把术语说清楚因为初学者经常混用。PSRPower Supply Rejection严格讲就是输出对电源的小信号传输函数vout/vin单位dB。LDO手册里通常给的就是这个。PSRRPower Supply Rejection Ratio这个词源自运放语境定义为差模增益除以电源到输出的增益。对LDO来说输出本身没有信号增益的概念再用PSRR容易产生误解。业内习惯上两者混用但你要知道自己测的到底是什么。纹波抑制通常特指对某个具体频段比如开关电源的开关频率处的输出纹波衰减量是PSR在某一点上的应用读数。我自己的习惯是所有仿真和讨论都以PSR vout/vin为基准不引入PSRR那个容易混淆的定义。手册上标的XX dB 1kHz一定还隐藏着负载电流、压差、温度等条件同一颗LDO在不同条件下PSR能差出20-40dB这个后面专门说。2. 输入纹波的每一条路都值得单独画出来我一直觉得PSR之所以难理解是因为大家盯着环路增益够不够高这一个旋钮但电源纹波进到输出实际上是多路并行的。把每一条路单独画出来整个问题就清晰了。2.1 第一条路功率管沟道电阻ro的直通PMOS功率管本质上是一个受栅压控制的电流源并联着一个有限的输出电阻ro。电源电压变化时即使栅极完全不动流过ro的电流也会跟着变id (vin - vout) / ro。这条路的增益在低频时等于RL和ro的分压vout/vin ≈ RL / (ro RL)。功率管做得宽ro可以到几十kΩ甚至几百kΩ负载重时RL只有几十Ω分压比很小这条路本身并不可怕。但要注意两个极端轻负载时RL很大这条路的分压比接近1PSR天然变差工作在dropout区时ro急剧下降这条路的直通增益也向1靠拢PSR基本崩溃——这是后话。好消息是这条ro路径是慢路径环路完全有能力压制它。只要环路增益够大ro造成的输出电压扰动会被反馈到栅极、通过调整功率管电流反向抵消。低频时这条路的贡献约等于环路增益分之一。2.2 第二条路栅极与电源的相对运动gm那条路这是理解PMOS LDO高频PSR最核心的一条路也是大多数人没想透的地方。PMOS功率管同时也是跨导放大器id gm_p · vsg其中vsg vin - vg。电源纹波进来后真正决定gm路径贡献大小的不是gm_p本身而是栅极vg和电源vin之间的相对运动。如果栅极完美跟随电源vg vinvsg纹波 0gm路径彻底关闭功率管就像一个纯电阻ro在工作这是最理想的情况。如果栅极被钉死不动vg 0vsg vingm路径被完全激活电源纹波通过跨导变成电流注入输出节点vout gm_p · vin · Zout。这个量级通常比ro直通大一到两个数量级因为gm_p · ro本身就是几十dB的增益。所以PMOS LDO的PSR问题本质上是一个栅极跟不跟得上电源的问题。误差放大器输出阻抗高、栅极对电源的耦合电容Cgs大栅极就更容易跟着电源跑反过来如果某个设计在栅极和地之间放了很大的补偿电容把栅极钉死在地电位上gm路径就会完全暴露——高频PSR会断崖式恶化。这个直觉非常重要后面第4节专门展开。2.3 第三条路Cgd电容直通高频地板的来源功率管栅漏之间的寄生电容Cgd是高频PSR的天然敌人。它不需要经过任何放大机制直接把vin上的纹波电流耦合到输出节点i Cgd · d(vin - vout)/dt。在环路还能工作的频段这条电容注入电流会被反馈环路部分抵消一旦频率超过环路单位增益带宽环路彻底睡着输出节点就剩下一个纯电容分压器vout/vin ≈ Cgd / (Cgd CL)这个地板是平坦的不随频率变化。片内LDO因为CL只有几十pF这个地板往往就是整条PSR曲线的最终极限。设计时如果发现高频纹波怎么也压不下去先算一算功率管的Cgd和输出电容的比值不要盲目去调误差放大器。2.4 第四条路误差放大器与基准源自己的电源抑制很多人把误差放大器当成理想的、只放大反馈误差的模块但实际上误差放大器自己就挂在Vin上。Vin有纹波误差放大器内部的尾电流源、负载管、偏置网络都会跟着抖导致输出端也就是功率管栅极出现一个额外的纹波分量。把这个路径抽象成一个系数αvg_supply α · vin。如果α恰好等于1这条路径不但无害反而帮了gm路径的忙让栅极跟随电源如果α等于0栅极不动gm路径全量工作最麻烦的是α在某个频段变成增益远大于1或相位不对这时候栅极出现比电源还大的纹波PSR会变得比没有环路还要差——这就是后面要说的PSR突起。基准源同样重要。带隙基准直接由Vin供电它的输出纹波相当于误差放大器输入端的等效失调经过反馈后折算到输出vout_err ≈ δ / β / (1T)。低频时环路增益大这条路的贡献不大但基准源内部如果没有做低通滤波它的电源抑制能力在高频段可能只有-30dB直接成为中频PSR的主导项。2.5 四条路放在一起PSR就是一个包络把四条路放回一张图里看PSR曲线就是每一条路径贡献的包络频率升高时环路逐渐失灵主导路径依次切换最后收敛到电容直通的地板。路径主要寄生/器件频率行为环路能否压制主要设计控制手段ro直通功率管沟道电阻低频主导随频率缓慢变化能带宽内增大功率管ro、避免dropoutgm路径跨导 × 栅极追踪程度取决于栅极跟随性可在中高频暴露带宽内能带宽外不能保持栅极对电源的AC耦合Cgd直通寄生电容分压高频平坦地板带宽内能带宽外不能减小Cgd、增大CL、加共源共栅EA/基准路径EA电源抑制、基准PSR低频受环路压制中频可能主导部分能级联尾电流源、RC滤波、预稳压下一次看PSR曲线的时候别只问为什么不够好先问自己这个频段是哪条路在说话。定位到路径方案自然就出来了。3. 学会分三段读PSR曲线拿到一颗片内LDO的PSR仿真曲线我习惯从低频、中频、高频三段来看。每一段的主导机制完全不同对应的debug方向也完全不同。3.1 低频段看环路增益更要看基准和EA从DC到环路主极点之前片内LDO通常在几kHz到几十kHz环路增益非常大ro直通和Cgd直通都被压制得死死的。按照理想模型这个频段的PSR应该好到-120dB以下但实际曲线通常停在-70dB到-90dB。谁在拖后腿基准源和误差放大器的电源抑制是最大嫌疑。带隙基准的PSR如果有-40dB换算到LDO输出端再除以环路增益其实还是很小但很多基准源内部有启动电路、运放偏置等额外泄漏路径电源纹波会通过几条旁路直接出现在基准输出端而这个等效扰动经过反馈折算后正好卡在-70dB到-80dB的量级。误差放大器的α在这一段也起决定性作用。如果误差放大器第一级用简单的五管OTA、没有做级联它的尾电流源对电源纹波几乎没有抑制电源抖动会直接调制尾电流、改变差分对的跨导和输出摆幅反映到栅极上就是α偏离1。低频PSR死活做不深先查基准源和EA的电源路径不要跟环路增益较劲——环路增益已经够高了再高也填不上这几条旁路的坑。3.2 中频段环路交界频率附近的PSR突起环路从主极点开始滚降一直到单位增益带宽这个区间最容易出现一个反直觉的现象PSR不但没有继续变差反而在某个频点突然上翘甚至比它应有的开环值还要差。这就是PSR突起peaking。物理直觉是这样的环路仍然想压制纹波但校正信号经过误差放大器和功率管的延迟后相位滞后越来越大。到了环路交界频率附近反馈回来的校正信号和直通信号不再相消而是部分同相叠加。就像两个人抬水桶本来一个松手一个紧接节奏错开之后水反而洒得更厉害。PSR突起的严重程度直接和相位裕度相关。相位裕度只有45°甚至更低的环路突起动辄10-20dB相位裕度做到70°以上突起基本可以忽略。所以我在片内LDO设计里始终强调PSR仿真和稳定性仿真要放在一起看看到一个明显的PSR尖峰第一反应应该去查环路的相位裕度而不是急着加电容。片内LDO因为输出电容小、输出极点高为了稳定通常把主极点放在误差放大器输出端栅极节点单位增益带宽可以推到几MHz甚至十几MHz。这时候要特别小心PSR突起落在系统的敏感频段上——比如数字时钟的基频或谐波刚好落在突起处片上供电的抖动会被放大表现比预想差得多。3.3 高频段Cgd地板和gm残余的包络超过单位增益带宽之后环路彻底失灵PSR由无源路径决定。这个频段通常是两条线的包络第一条是Cgd电容分压地板平坦的就是第2.3节算的那个值。第二条是gm残余路径栅极如果还有一部分不跟随电源比如误差放大器输出阻抗较低、或者栅极对地电容较大gm_p会把残余的vsg纹波变成电流注入输出节点vout ≈ gm_p · vsg / (jωCL)随频率以20dB/dec下降。实际曲线上这两条线谁高谁就是最终的高频PSR。设计良好的PMOS片内LDO栅极在很宽的频段内跟随电源gm残余路径被压得很低高频PSR主要就是Cgd地板。如果仿真发现高频段出现一条随频率下降、但明显高于Cgd地板的线说明栅极没有跟住电源优先去查栅极节点上的对地电容和误差放大器的输出阻抗。3.4 负载轻重、dropout对曲线形状的影响PSR曲线不是一条走天下的负载电流和压差是最常见的两个变量。轻负载时RL很大ro直通路径的分压比RL/(roRL)变大低频PSR天然变差同时功率管电流小、gm变小环路的交界面可能移动PSR突起的位置和高度也跟着变。有些LDO重载时PSR很好轻载时却差20dB就是这个原因。如果应用场景有很深的待机模式一定要把低负载PSR单独列出来评审。dropout是另一个极端。Vin只比Vout高几十毫伏时功率管被压入线性区ro从几百kΩ掉到几百Ω环路增益随之崩溃PSR在低频就直奔-6dB甚至0dB而去——输出几乎完全跟随输入。所以系统级设计时给LDO留的压差余量本身就是PSR规格的一部分。这不是LDO没做好是工作区间选错了。4. 片内电容场景的两个致命细节栅极补偿与Cgd片内LDO和外部电容LDO在补偿策略上的根本区别在于输出极点太高主极点必须在别的节点而最方便的地方就是误差放大器输出端——功率管栅极。这个选择直接决定了PSR的命运。4.1 把补偿电容接到地等于把栅极钉死栅极节点的总电容由几部分组成功率管Cgs从栅极到电源、功率管Cgd从栅极到输出、误差放大器自身的输出电容、以及设计者加上去的补偿电容。如果为了压低主极点、稳定环路在栅极和地之间放一颗大电容从环路增益角度看非常有效但从PSR角度看是灾难。这颗对地电容把栅极的AC电位钉在地附近功率管vsg vin - vg纹波几乎等于vin本身gm路径被全量激活栅极不再跟随电源电源纹波直接通过gm_p变成电流打进输出节点。我自己踩过一个很典型的坑一颗3.3V输入的片上LDO为了让重载稳定在栅极对地加了20pF补偿结果高频PSR在10MHz从-35dB恶化到-5dB输出纹波大了近十倍。后来把补偿电容改到栅极对电源同样完成稳定任务高频PSR却保住了。4.2 把补偿电容接到电源轨稳定性和PSR的一次和解栅极到地的电容会破坏栅极对电源的跟随那栅极到电源Vin的电容是什么效果从环路稳定性角度看小信号分析时Vin被当作交流地栅极到Vin的电容等效于栅极对地的电容照样能把栅极主极点压低完成频率补偿。从PSR角度看这颗电容把栅极和电源强耦合在一起帮助栅极跟随Vingm路径进一步被抑制。换句话说同样是加一颗电容接地的坏PSR、接电源的好PSR稳定性效果却几乎一样。这就是我特别想分享的一个免费午餐片内LDO的补偿电容能接电源轨就不要接地轨。这不是什么冷门技巧很多商用LDO的版图里都有这种角落电容但教科书上很少把这个动机讲透。唯一需要留意的是栅极到电源的电容会和功率管Cgs分压如果这颗电容太大它对栅极跟随的帮助已经饱和多余的只是在消耗面积且它对栅极噪声的滤波作用不如对地电容对地干净还会在电源出现高频尖峰时把这些尖峰耦合进栅极——需要权衡大小。4.3 功率管的尺寸与版图Cgd、Cgs不是理想值功率管尺寸选择对PSR的影响经常被等效跨导、输出电阻这类大指标掩盖但Cgd和Cgs这两个寄生参数在片内场景里可以一票否决方案。宽度W越大Cgs越大栅极跟随电源的耦合越强对高频PSR有利但Cgd也同步变大Cgd/(CgdCL)地板变差。这两个趋势是相反的所以不要盲目把功率管做宽来压dropout。如果PSR地板是瓶颈可以考虑把功率管做成共源共栅结构主功率管和cascode管串在一起输入纹波先经过一个低阻抗节点再到达输出等效的Cgd直通被压低。代价是dropout多一个Vds压差预算要算得过来。版图层面功率管drain端金属走线尽量短、尽量细减少额外寄生电容输出端到负载的去耦电容要贴近功率管drain布置让CL真正起作用。很多仿真里完美的PSR流片后测出来高频差一截往往就是版图寄生电容和封装引脚电容把分压比改掉了。5. NMOS源随器为什么天生抗纹波代价又在哪里前面一直在说PMOS功率管但片内LDO还有一种常见的拓扑是NMOS源极跟随器。它的PSR行为完全不一样而且直觉上更简单。5.1 输出跟着栅极走的直觉NMOS功率管接成源极跟随器Vin接漏极Vout接源极栅极由误差放大器驱动。源极跟随器的本质是Vout跟着Vg走Vg和Vout之间只差一个Vgs。在这种结构里电源纹波出现在漏极和Vout之间隔着沟道和耗尽区漏极到源极的直通主要通过沟道长度调制ro路径和漏源寄生电容Cds。比起PMOS的Cgd直通Cds通常小一个量级而且漏极纹波要变成输出电流必须先经过输出节点阻抗门限高得多。更重要的是NMOS源随器的栅极是低阻抗驱动的误差放大器输出级通常是一个推挽或源随器电源纹波想通过Cgd耦合到栅极会被低阻抗的栅极驱动钳住Vgs保持恒定输出纹波自然小。换句话说NMOS方案从结构上就规避了PMOS那个栅极跟不跟得上电源的世纪难题。5.2 电荷泵的纹波NMOS方案的隐藏敌人NMOS源随器有一个绕不开的问题栅极电压必须比输出高一个Vgs也就是比Vin还要高。片内集成时这个高电压只能靠电荷泵升压产生。电荷泵是开关电路它的输出天然带着开关频率的纹波和谐波。如果误差放大器或者功率管栅极直接由电荷泵供电这些开关纹波会直接调制Vg进而出现在Vout上——相当于给LDO额外注入了一路纹波源。所以NMOS方案的实际PSR表现往往不是由输入到输出的直通决定而是由电荷泵的输出纹波和电荷泵本身的电源抑制决定。电荷泵纹波压不好NMOS LDO的带内噪声和PSR反而可能比精心设计的PMOS方案更差。我见过一些片内电源方案最初选了NMOS最后不得不在电荷泵输出加一个二级RC滤波器面积和功耗都得不偿失。5.3 PMOS与NMOS的取舍没有免费午餐只有适合的场景需要极低压差的场景dropout小于100mV只能选PMOSNMOS的Vgs开销接受不了。对高频PSR有硬指标、同时系统里本来就有干净的电荷泵电源或额外电压域NMOS源随器值得考虑。片内小电流LDO1-10mA级别PMOS加栅极对电源补偿通常就够成本最低。如果有多级稳压可以把NMOS LDO放在链路的末级前面已经有干净的中间电源给电荷泵供电NMOS的高频优势才能兑现。一句话NMOS的PSR优势是结构红利但能不能吃到取决于电荷泵这颗新脏电源管不管得住。6. 仿真与实测中的常见坑以及如何定位瓶颈最后说实操。PSR的仿真和实测都有不少看起来对、实际上错的操作这些坑会直接导致你在错误的方向上浪费时间。6.1 PSR AC仿真的三个经典错误第一个错误负载只用一个理想的直流电流源。理想电流源对AC信号是开路输出节点阻抗趋近无穷大PSR仿真结果会异常离谱——轻负载本来应该更差仿真里反而可能显示更好。正确做法是用一个电阻负载或者用理想直流电流源再并联一个等效RL的AC电阻。只要负载的AC阻抗不对整条PSR曲线都不可信。第二个错误AC激励源的位置放错。在Cadence里最稳妥的做法是理想直流电压源串一个小信号AC源两者串联后接到LDO的VinAC源的AC幅度设1V这样直接读Vout的AC幅度就是PSR。很多人直接在Vin节点上加AC源但直流路径上的理想电压源会把AC信号短路导致仿真出来的PSR莫名奇妙好几十dB。第三个错误用理想源替代参考源和EA电源来省事。为了单独验证环路性能把基准源换成理想电压源、把EA的供电加一个理想去耦这种做法可以做路径隔离分析但绝不能当成整颗LDO的PSR结果。真正的PSR必须包含基准源和EA自身的电源抑制路径——很多时候它们才是瓶颈。6.2 拆路径法一分钟定位PSR瓶颈我常用的定位流程是三跑对照第一跑整颗LDO原封不动得到基准PSR曲线。第二跑把基准源换成理想电压源保持EA供电不变对比低频段是否改善。如果低频PSR大幅变好说明瓶颈在基准源。第三跑把EA的供电单独接到一个干净的AC地比如用一个理想的低压差稳压器模型给EA供电对比中频段是否改善。如果中频改善明显说明EA自身的电源抑制不够重点去查EA尾电流源和负载管的级联结构。同时跑一次STB看环路的相位裕度和PSR曲线上的突起位置对照。如果PSR突起频率和环路交界面高度重合基本可以确认是相位裕度问题。还有两个边界条件必须扫全温度范围、全负载范围。PSR在高温低压差下通常最差在轻负载下也有明显退化。只在一个条件点上报PSR在review里基本会被问倒。6.3 流片实测PSR别忘了板和封装仿真终于把PSR调到满意流片之后实测又是一个新世界。板级实测最大的坑是测试板上自己加的陶瓷电容。很多人习惯在LDO输出端放一个1µF的去耦电容但这个电容会彻底改变PSR曲线高频地板被拉低、突起被抹平测出来的数据根本不是片内LDO的真实表现。除非你的应用场景就是外挂电容否则测试板必须精确模拟真实系统里的片上去耦电容值可能只有几十pF甚至直接靠探针站台的寄生电容。测量设备也要注意网络分析仪注入纹波时需要在Vin端加功率放大器输出端最好用有源探头探头本身的输入电容和衰减比都会影响读数。封装模型要尽早加进仿真——键合线电感和引脚电容会和片内输出电容形成谐振在几十MHz处出现一个额外的PSR尖峰或深陷这是纯芯片仿真永远看不到的现象。仿真和实测不一致时先怀疑寄生再怀疑环路建模。大部分流片后高频PSR崩了的案例最后都能在封装电感和版图寄生电容里找到答案。我个人做LDO这几年最大的体会是PSR不是板子上一颗电容的事也不是误差放大器一个模块的事它是电源路径、环路动态和寄生网络三者共同决定的结果。把路径拆开、把频段分清绝大多数PSR问题都能在图纸阶段提前暴露。片内电容LDO虽然丢了外挂电容的安全网但换一个角度看它也逼着我们把PSR的每一条物理路径想明白——这个基本功早晚都会用上。