有一次做一颗给射频收发机供电的LDO系统组的人轻描淡写丢过来一句话“这颗LDO输出噪声尽量往低了做PSRR在1MHz别掉得太多。”我当时的反应是又是一个嘴上轻飘飘、手里甩锅的项目。可等他们把系统链路预算发过来我盯着那份Excel看了半天才意识到这次是真躲不掉了——10Hz到100kHz的积分噪声要小于5μVrms1MHz的PSRR要大于45dB而且负载电流还要求200mA。这颗Ultra-Low Noise, Ultra-High PSRR Low-Dropout Voltage Linear Regulator做下来前前后后花了将近九个月流片三次。中间踩的坑、推翻的方案、跟系统组扯的皮随便拎一条出来都够写一篇长文。这篇文章我就以这个实际项目为主线把LDO超低噪声和超高PSRR设计里那些datasheet上不会写的东西完整复盘一遍。1. 为什么一颗LDO会逼着整个团队把指标抠到极限1.1 系统侧的真实痛点噪声和纹波怎么吃掉射频性能先把话说清楚LDO这个器件存在了几十年原理上一点都不复杂一个误差放大器、一个功率管、一个电阻分压网络再加点保护电路就完事。那为什么还要专门做“超低噪声、超高PSRR”的版本答案在系统的接收灵敏度上。射频收发机里的VCO、PLL、低噪声放大器LNA、高性能ADC对电源线上的噪声和纹波都极其敏感。VCO的电源如果带噪声压控振荡器的瞬时频率会被调制在频谱上表现为相位噪声抬升LNA的电源如果不干净噪声会直接从电源引脚耦合进信号通路抬高接收机的底噪等效灵敏度直接掉几个dB。更麻烦的是如果前端有一颗DC-DC开关电源开关频率的纹波耦合到VCO上频谱仪里会看到一对明显的杂散边带——这个在整机测试里几乎是必挂项。所以系统工程师的选择很一致DC-DC后面挂一颗LDO用LDO的PSRR去压纹波用LDO的低噪声特性去保证底噪不恶化。但问题在于如果这颗LDO的PSRR只在100kHz以内比较高那DC-DC的开关纹波是几百kHz甚至几MHz照样穿过去。而如果LDO的噪声谱密度是1kHz以后才下降的那些音频频段和高频段的噪声依然会折进VCO的相位噪声里。我当时把系统给的链路预算发给了团队核心就是一句话这颗LDO要在一颗片上同时完成“低噪声”和“高PSRR”而且不是低频段这种容易做到的指标是要在整个“音频到射频”的范围内都扛得住。1.2 从系统指标到芯片规格怎么把模糊的要求翻译成可测试的数字系统工程师给的需求通常不会被测试设备卡住他们会说“VCO的相噪预算只剩这么多”但不会说“你LDO输出噪声密度在100Hz到100kHz之间要低于多少nV/√Hz”。这个翻译题得自己做。根据当时系统的预算表我这边拆出来的LDO指标大致如下参数设计目标备注输入电压范围3.3V ~ 5.5V兼容单节锂电和5V rail输出电压3.3V / 2.8V可选电阻分压可调版本后续再出最大负载电流200mA覆盖射频前端峰值电流Dropout电压小于200mV200mAPMOS功率管输出积分噪声10Hz~100kHz小于5μVrms这就是系统侧给到的硬指标PSRR10kHz大于80dB中低频主要看环路增益PSRR1MHz大于45dB高频必须用特殊手段静态电流小于60μA偏向电池供电场景但又不能太低因为会牺牲带宽这套指标放在一起矛盾立刻出来了要低噪声误差放大器的输入对管面积要大、电流要尽量低降低闪烁噪声要高PSRR环路增益要高、带宽要宽带宽上去又意味着静态电流低不了要高带宽的低噪声放大器在工艺上还特别容易自激。从那一刻起这个项目的核心就不再是“做一个能工作的LDO”而是“在这么多互相打架的约束里找到一个能实际流片、能过温漂、能过量产一致性的解”。接下来的几章我会照着我实际推进项目的顺序来拆解这个设计过程。2. 先把PSRR和噪声这两个指标彻底讲透2.1 PSRR不是“一个数”环内、环外和高频段的物理机理完全不同很多刚接触LDO的工程师会把PSRR理解成一个固定的频率响应曲线其实它更像是“输入到输出的增益”与“环路内部反馈能力”的综合体现。从定义上看PSRR表示电源波动从输入端传到输出端的衰减能力。常见写法是PSRR(dB) 20 × lg (Vin_ac / Vout_ac)其中Vin_ac是输入端的纹波幅度Vout_ac是在输出端测到的纹波幅度。注意有些公司习惯用负号表示衰减有些公司直接用正数看datasheet时得先弄清楚。真正要把PSRR做好得把这个指标拆成三段来理解第一段是环路增益覆盖的频带内。在这个频段LDO的负反馈环路会主动把输出端的纹波抑制掉理论上PSRR约等于1加上环路增益。也就是说环路增益越高PSRR越高。要让10kHz处PSRR超过80dB误差放大器的主增益路径至少要提供40dB到60dB以上的环路增益并且反馈网络要保证这个增益在这个频点还没有明显滚降。第二段是环路单位增益带宽UGF附近的区域。这个区域的PSRR会以大约-20dB/dec的速度恶化因为环路已经逐渐失去抑制能力。到UGF之后环路基本管不住了PSRR就靠功率管本身的栅漏电容分压、输出电容的旁路作用和封装寄生的隔离来扛。第三段是UGF以上的高频段。这个频段里环路几乎不参与PSRR决定PSRR的是功率管栅极到漏极的寄生电容Cgd、功率管的沟道调制以及输出电容到地的阻抗。很多LDO的低频PSRR有80dB但到了1MHz直接掉到20dB就是栽在这一段。想在高频段继续维持PSRR就得引入前馈纹波抵消这类非传统手段。2.2 输出噪声到底怎么算从频谱密度到积分值输出噪声的度量有两种一种是频谱密度单位是nV/√Hz描述某个频点附近单位带宽内的噪声大小另一种是积分噪声单位是μVrms把一定频带内的噪声功率积分后再开方。拿“10Hz到100kHz积分噪声小于5μVrms”举个例子。假设一个理想平的噪声谱密度是100nV/√Hz从10Hz到100kHz的积分带宽大约是100kHz积分噪声就是100nV/√Hz × √100000 ≈ 31.6μVrms。也就是说如果整段频带的噪声谱密度都维持在100nV/√Hz那积分噪声已经超过30μVrms了。要做到5μVrms以内平均谱密度大概要低于15nV/√Hz而且低频段的1/f噪声还得尽量压低不然1Hz到1kHz之间的闪烁噪声会把积分值往上拽。还有一个容易忽视的点噪声的频段权重。系统侧更关心的通常是“会不会调制VCO相位”以及“会不会直接注入接收基带”所以100Hz以下的超低频噪声和1MHz以上的高频噪声也需要平衡。低频噪声主要由基准和误差放大器决定高频噪声主要由功率管和输出级的热噪声决定不是同一个电路模块能同时解决的。2.3 实测PSRR和噪声时踩过的接线坑指标讲完之后一定得提一句测试环境。这个项目在验证阶段我们最开始用了普通的直流电源给LDO供电然后用信号发生器在输入端注入一个1Vpp的扫频正弦波再用示波器看输出纹波。结果PSRR高频段数据完全乱套甚至出现输出纹波比输入纹波还大的假象。后来排查发现问题出在两个地方信号发生器通过同轴线注入时地环路把共模噪声叠到了输入端示波器探头的地线夹子本身形成了一个十几nH的寄生电感在MHz频段和输出电容发生谐振测出来的根本是探头自谐振不是真实的PSRR。正确做法是把输入源换成超低噪声的电池或线性电源注入扰动用隔离变压器或者宽带功放驱动输出端用低噪声LNA放大后再进频谱分析仪同时所有地线都做单点星型接地。噪声测量就更苛刻了整个LDO的输入得用电池输出端的电子负载本身也会带噪声所以负载最好用大功率电阻配合MOS管电流源而不是直接挂一个可编程电子负载。3. 噪声源头全面排查基准、误差放大器、分压电阻各自的“贡献”3.1 带隙基准输出噪声的原罪LDO的参考电压是整个系统最核心的噪声源之一。带隙基准本身既有1/f噪声又有热噪声而且它通常工作在比较低的电流下功耗受限往往还没有像主环路那么充足的带宽去做滤波。在噪声指标拆分时我把参考电压的噪声单独拎了出来。一个典型能隙基准在10Hz到100kHz的积分噪声可能在20μVrms到50μVrms量级如果不做任何处理输出电压的噪声就等于参考噪声乘以增益。3.3V输出、1.2V基准的情况下这个增益大约是2.75倍输出噪声会直接超标。解决思路有两条路一条路是在基准后面加一个低通滤波器把带隙噪声的高频分量滤掉另一条路是上斩波chopper把误差放大器或者基准的1/f噪声搬到斩波频率附近。前者代价小但在低频效果有限后者效果明显但会引入斩波纹波需要后续的陷波或滤波电路来收拾残局。3.2 误差放大器的输入对管面积、工作点和闪烁噪声的三角博弈误差放大器在噪声链路上的位置非常关键因为它处理的是参考电压和反馈分压电压的差值信号。输入端任何噪声都会被直接放大到输出端。模拟IC里闪烁噪声1/f噪声的经验公式大家都清楚噪声功率近似与器件面积成反比。也就是说输入对管的栅面积越大闪烁噪声越低。但面积大了寄生电容也跟着大这会拖慢环路的响应影响高频PSRR。同时为了保持一定的跨导gm大尺寸输入管又需要足够的尾电流这又跟低静态电流的目标冲突。我在这个项目里的选择是输入对管做成大尺寸PMOS差分对长度取到工艺允许的上限附近宽度也尽量拉宽同时把尾电流定在12μA左右让输入管的电流密度尽量低。实测下来输入对管的等效输入噪声在1kHz处能压到20nV/√Hz以内相比初始仿真结果改善了将近一个数量级。3.3 反馈电阻分压网络一颗被忽略的噪声炸弹输出端的反馈分压电阻通常会被当成无关紧要的东西但实际上它的热噪声会直接叠加到输出电压上。一个100kΩ的电阻在常温下的热噪声密度大约是40nV/√Hz两个电阻在分压节点上的等效噪声还会被同相叠加放大回输出端最终折算出来的输出噪声非常可观。为了降噪一个常用做法是把分压电阻的阻值往小压比如从几百kΩ降到几十kΩ。但阻值减小后分压网络自身消耗的电流会上升静态电流指标就压不住了。另一个做法是采用“底端电阻并联大电容”的结构把分压网络的高频噪声旁路掉但这会影响环路的高频响应对PSRR可能是负面的。我的做法是在电阻阻值和旁路电容之间取了折中。分压网络的总等效电阻控制在300kΩ左右同时在底部电阻上并联了一个约50pF的内部电容既能抑制电阻热噪声对输出的负面影响又不会让输出极点掉到环路带宽内。3.4 功率管的大尺寸代价热噪声之外的寄生耦合输出功率管是这个低噪声设计里最容易被忽略的部分。为了保证200mA的负载能力PMOS功率管的尺寸必须非常大这带来了两个问题功率管的热噪声会通过沟道直接叠加到输出端功率管栅极的寄生电容和衬底寄生把外界噪声耦合到敏感节点。功率管的热噪声通常无法通过电路设计消除只能靠输出电容和带宽设计来控制。但栅极寄生耦合是可以通过版图处理的把功率管做成分段结构用独立的隔离环围起来远离基准和误差放大器的输入走线。这一点到后期版图章节再展开。4. 提升PSRR的取舍之道从环路增益到纹波前馈抵消4.1 中低频PSRR靠“硬”环路为什么误差放大器要够猛前面说过UGF以内的PSRR约等于1环路增益。要让PSRR在10kHz达到80dB环路在这个频点必须至少有约80dB的“电源抑制能力”。这里的等号背后还有一层含义环路增益的带宽越宽这个80dB能维持到的频率就越高。误差放大器的主级我选了折叠共源共栅folded-cascode结构原因是它在中等电流下能提供足够高的增益而且共源共栅结构本身对电源电压波动的抵抗能力比普通共源级强很多。误差放大器再加了一级共源增益级总直流增益做到了接近100dB。这样一来10kHz以内的PSRR就得到了保障。但高增益带来的问题很实际相位裕度不够。LDO是负反馈环路功放管栅极那一级的极点很低输出极点又受负载电流影响很大如果不做补偿环路很容易在某些负载条件下变成两个主导极点导致振荡。这个项目的补偿方案后面专门有一章讲。4.2 高频PSRR的物理瓶颈寄生电容不除指标迟早出事高频段的PSRR主要取决于寄生通路。功率管的Cgd是其中最头疼的一个。输入端的纹波可以通过Cgd直接耦合到功率管栅极再经功率管的跨导放大到输出端。这意味着即便环路带宽只有几百kHz在几MHz的地方输入纹波照样能利用这条寄生通路“走后门”。除了Cgd还有反馈分压网络对大地的寄生电容、误差放大器输入对管的栅漏电容、以及封装和PCB的寄生。这些高频寄生在普通工艺参数模型里通常有建模但非常依赖版图事前仿真和实际流片结果经常对不上。为了对抗高频寄生我在功率管栅极和误差放大器输出节点之间加了一层窄带宽的缓冲级设计并且刻意让功率管栅极走线远离输入电源的走线。这是一种布局层面的“屏蔽”效果比补电路更好。4.3 纹波前馈抵消让PSRR突破环路带宽的关键设计要做到1MHz处PSRR超过45dB只靠传统环路是做不到的。我采用了一个在很多高端LDO里才会看到的技巧——纹波前馈抵消ripple feedforward cancellation。基础的思路并不复杂从输入端取一个纹波信号通过一个高通网络和辅助放大路径把它处理后注入到误差放大器的某个节点使这个注入信号与通过主环路寄生通路到达输出的纹波信号正好反相、幅度匹配。这样在主环路已经管不住的高频段由前馈路径产生的“反向纹波”能把原有的纹波抵消掉一部分。实现上高通网络可以用一个小的片上电容来完成关键是这个电容的大小要匹配功率管寄生Cgd的等效耦合系数。这需要大量的工艺角仿真和版图迭代。因为只要匹配稍有偏差前馈量的幅度或者相位不对抵消效果就会大打折扣甚至在某些频点反而让PSRR变差。实测下来在1MHz处加前馈抵消后PSRR提高了将近20dB最终落在47dB左右。这颗芯片在实验室里第一次测到这个数据的时候整个团队确实松了口气。4.4 输出电容的角色高频PSRR的“救火队员”输出电容在高频段的旁路作用非常明显。大输出电容可以有效地把高频纹波直接短接到地。这个项目要求支持1μF到10μF的陶瓷电容同时要兼容电容ESR的变化。陶瓷电容的ESR很低大约几个毫欧到几十毫欧对高频旁路很有利但低ESR会给LDO的稳定性带来麻烦。为了兼顾我在片内加了输出极点补偿结构让环路的零极点分布在对ESR不敏感的状态下仍然稳定。电容选型建议是至少4.7μF的X7R或X5R陶瓷电容ESR控制在50mΩ以内这样1MHz以上PSRR主要就靠这颗电容扛着。5. 低噪声设计的工程化方案斩波、滤波和系统级协同5.1 基准噪声处理斩波方案和RC滤波方案的取舍给带隙基准降噪我对比过两种方案。斩波稳定chopper stabilization能把1/f噪声和失调斩到高频再用低通滤波滤掉效果非常好但引入的斩波纹波可能需要额外的开关电容滤波或者陷波电路来抑制。RC低通滤波方案则简单可靠代价是要用一个大电阻和一个大电容而片上电容做到几百pF已经非常大滤波器的截止频率还是压不到很低对1kHz以下的1/f噪声改善有限。综合考虑流片风险和项目周期我最后选了折中在带隙基准的输出端串接一个内部低通滤波器截止频率设计在几百Hz同时在LDO外部保留一个引脚允许用户外接一个1nF到10nF的电容把滤波器的截止频率进一步压低。这样在不需要极低噪声的场景可以省成本在需要极限性能的场景可以靠外部电容进一步压噪。5.2 输入差分对和偏置电流的精细调节工程上是靠拼接出来的误差放大器输入管的尺寸和偏置电流在最开始仿真时是达不到低噪声要求的。后来我做的调整包括把输入差分对的栅长从2μm加长到8μm栅宽从20μm加宽到80μm四个管子每个都做成多指结构进一步降低1/f噪声尾电流从2μA提到12μA让gm提升这样输入管的等效噪声电压下降同时降低负载电阻让输出共模点稳定在高增益区间。这些调整单独看都不起眼但合起来对噪声的改善非常可观。低频段的等效输入噪声从初始的100nV/√Hz量级一路降到了10nV/√Hz量级。对比下来最关键的还是输入对管的面积和电流密度这两个参数。5.3 分离的基准/噪声引脚NR引脚把“随时可调”留给系统工程师很多高性能LDO都会设计一个NRnoise reduction引脚用途就是把内部基准或误差放大器某个低通节点引出来让用户外接电容。这个引脚是我们项目早期和系统组讨论时就定下来的因为它能极大缓解“静态电流”和“低噪声”之间的矛盾。用户如果对噪声要求不是特别苛刻NR引脚悬空就行如果要求极限噪声就在这个引脚上接一个1nF到10nF的电容把带宽压低输出积分噪声能跑进3μVrms以内。这个脚在实际评估中帮了大忙客户拿到样片后往往就在NR引脚上做文章通过调整电容值来平衡噪声和瞬态响应。5.4 系统级协同前置滤波和后置LC的配合还有个不能不提的系统级思路高频PSRR的主战场有一部分其实是交给系统端的。芯片本身卖点是“超高PSRR”但就算PSRR在1MHz达到45dB如果前级DC-DC的开关纹波是100mVpp那么传到输出端也还有5mVpp左右这在很多射频系统里还是要命。所以很多时候LDO芯片的“超高PSRR”要和外围的LC滤波、磁珠、甚至另一颗低噪声LDO级联配合使用。我们的datasheet里专门给了一页推荐电路在LDO前面加一个由磁珠和电容组成的π型滤波器配合LDO本身的高PSRR让整个电源轨在10MHz以上的纹波也能被压到足够低。6. 稳定性与瞬态响应不让性能指标拖垮系统可靠性6.1 低噪声和环路带宽的天然矛盾稳定压倒一切低噪声设计通常意味着把带宽压窄把噪声滤掉但高PSRR又要求环路带宽尽量宽。两者直接冲突。更麻烦的是带宽一宽环路里的极点就容易互相撞击稳定裕度会下降。我的做法是在误差放大器输出端和功率管栅极之间插入一个密勒补偿电容同时把分压网络上的零点补偿用内部零点或外部ESR零点来协同。整个环路的单位增益带宽设计在2MHz左右相位裕度在60度左右瞬态响应和稳定性都留出了余量。这个补偿方案前后仿真了50多个工艺角和温度组合才最终确定下来。6.2 负载瞬态响应和保护电路的影响低静态电流的LDO在负载瞬态时容易出尖峰因为误差放大器的摆率不够。这个项目里专门加了一级动态偏置电路检测到输出误差较大时自动把误差放大器的尾电流临时提高几倍加快环路响应。这个设计同时保证了正常工作时的低功耗和瞬态时的高响应速度。保护电路也会偷吃PSRR。过流保护、过温保护、短路保护这些辅助环路如果在主环路带宽范围内有动作会把主环路的增益拉下来导致PSRR恶化。特别是过流保护它的采样网络会从功率管电流通路上分走一部分信号如果采样放大器的带宽不够或者噪声较大也会顺带注入噪声。我的处理是把保护环路的主极点设计在远低于主环路UGF的位置这样它在正常工作时对PSRR的影响可以忽略只有在真正过流时才介入。7. 版图实现与流片复盘7.1 敏感节点怎么摆版图上的“隔离战”低噪声LDO的版图甚至比电路设计更关键。功率开关管的衬底和走线会承载很大的瞬态电流这些电流的di/dt会在寄生电感上产生压降进而通过衬底耦合到基准和误差放大器。我的布局策略是基准和误差放大器放在芯片一角和功率管拉开距离保证敏感模拟部分远离高di/dt区域功率管采用多指分段结构每段周围都加独立的保护环并且用深N阱把隔离做彻底反馈分压网络的走线做成Kelvin连接直接从输出端pad采样不和功率管的负载电流共用走线输入和输出的pad之间留出足够的间距避免键合线之间的互感耦合。这些布局原则最终版图里全部落实了。仿真结果显示版图寄生带来的PSRR恶化从初版的约6dB降到了1dB以内噪声恶化控制在5%以内。7.2 实测数据的复盘仿真和现实之间到底差了什么第一颗样片回来后我们最先测的是PSRR和噪声。整体结果是符合预期的10Hz到100kHz积分噪声在NR引脚外接10nF电容后测到3.9μVrmsPSRR在10kHz达到82dB在1MHz达到46dB基本都压线过了系统指标。但中间也踩了不少坑。第一版样片测PSRR时1MHz到3MHz之间出现了不明原因的峰值PSRR比仿真低了约10dB。查了很久最后发现是PCB上输出电容的ESL和输入键合线电感形成了一个谐振。把输出电容的封装从0805换成0603并把电容位置尽量靠近芯片输出脚后这个峰值消失了。这类问题只在实测中才会暴露仿真时如果封装的寄生模型不够准根本看不出来。7.3 量产一致性低噪声设计的隐性成本和教训低噪声设计对工艺波动很敏感。1/f噪声的模型在不同批次之间可能有较大偏差带隙基准的失配也会导致输出噪声不一致。我们做了50颗样品全测发现输出积分噪声的分布大概在3.5μVrms到5.2μVrms之间虽然都在指标范围内但离散度比预想的大。排查下来主要有两个来源一是基准里的双极晶体管和电阻的失配二是输入差分对管的栅氧化层厚度波动。前者靠版图匹配后者基本只能靠工艺本身。为了收窄这个分布我们后期给基准电路加了一种内部微调结构通过Trim bit去调整工作点让噪声最优的电流点可以被人工校准。代价是测试时间长了但量产的一致性确实明显改善了。7.4 关于“超低噪声、超高PSRR”的一点体会回头来看这颗LDO的设计难点从来不在某个单一电路上而是所有矛盾指标都在同一颗芯片里互相牵制。低噪声要求带宽窄、面积大高PSRR要求带宽宽、增益高低功耗又限制了你不能随便加电流。最后能成靠的是一轮一轮的仿真迭代、对寄生效应的零容忍、以及足够多的流片试错。特别是高频PSRR如果非要给后来者一个建议那就是版图阶段一定要让做系统的人参与进来别等到芯片回来了才拿频谱仪去扫谱线。