一、系统架构PS 负责控制DMA 通过 AXI Stream 与加速器交互完成计算并经由 SmartConnect 以 AXI4 Full 桥接 PS 的 HP0 端口实现与 DDR 的高速数据搬运构成控制与数据分离的异构计算架构。二、block design三、最终效果电脑端发送图片给FPGA板子FPGA返回识别结果给电脑端。输入图片UART接收结果四、完整的项目文件及实验报告在https://gitee.com/wangwei2100/minst_convlution
一、系统架构PS 负责控制DMA 通过 AXI Stream 与加速器交互完成计算并经由 SmartConnect 以 AXI4 Full 桥接 PS 的 HP0 端口实现与 DDR 的高速数据搬运构成控制与数据分离的异构计算架构。二、block design三、最终效果电脑端发送图片给FPGA板子FPGA返回识别结果给电脑端。输入图片UART接收结果四、完整的项目文件及实验报告在https://gitee.com/wangwei2100/minst_convlution
