从华为海思案例看GPU子系统划分Hierarchical Flow中Block Partition的五个黄金法则在数字IC后端设计的复杂世界里面对动辄数亿门级的设计规模Hierarchical Flow层次化流程早已不是一种可选项而是确保项目成功交付的必由之路。它像一位经验丰富的城市规划师将庞大的“芯片城市”拆解为一个个功能清晰、管理有序的“行政区划”。然而如何划分这些“行政区”——即Block Partition却是一门融合了工程直觉、物理约束和团队协作的艺术。一个糟糕的划分方案可能导致顶层绕线拥塞、时序难以收敛、功耗失控甚至引发项目返工而一个精妙的划分则能让后续的物理实现如行云流水事半功倍。今天我们就以业界标杆——华为海思麒麟芯片中GPU子系统的实际划分为引子深入探讨在Hierarchical Flow中进行模块切分时必须遵循的五个核心法则。这些法则并非枯燥的理论而是从无数个流片周期中提炼出的实战经验尤其适用于处理像多核GPU集群、复杂SoC子系统这类具有挑战性的设计。无论你是正在规划一个新模块的划分还是对现有划分方案进行优化理解并应用这些法则都将帮助你构建出更健壮、更高效的后端实现框架。1. 法则一以物理与逻辑的协同视角定义边界划分的首要问题是依据什么来切分。纯粹的Logical Hierarchy逻辑层次划分即完全按照RTL的模块结构来看似清晰却常常在物理实现时遭遇挑战。反之纯粹的Physical-Driven Partition物理驱动划分又可能破坏逻辑的完整性给前端验证和时序约束带来麻烦。真正的黄金法则是寻求二者的协同与平衡。1.1 逻辑聚合与物理隔离的权衡以海思GPU子系统为例它内部包含了12个GPU Core和一个共享逻辑GPU Shared Logic。从纯粹的逻辑数据流来看所有Core都与Shared Logic有密集交互。如果机械地按照数据流紧耦合程度划分可能会得到一个包含所有Core和Shared Logic的巨型Block这显然不利于并行设计和时序收敛。海思的工程师们做出了一个聪明的折中将12个Core根据物理位置和特定需求如低功耗进行分组。左侧6个相同的Core划分为一个Block做一次硬化Harden然后例化6次。右上3个相同的Core划分为第二个Block做一次硬化例化3次。右下3个Core由于可能存在独立的低功耗需求如需要单独插入Power Switch Cell被划分为第三个Block。但这里有个技巧它可以复用右上Core Block的实现结果如果功耗方案允许也可以单独硬化这提供了灵活性。提示这种划分方式的核心思想是“逻辑相似性优先物理特殊性次之”。将完全相同的逻辑模块归为一组最大化设计复用减少重复工作量。同时将具有特殊物理需求如独立电源域的模块单独切分避免将特殊约束扩散到整个大模块中。1.2 接口信号的精心规划划分边界一旦确定接口信号即Partition Pin的定义就成了关键。接口信号的数量和类型直接影响到顶层绕线的复杂度和时序。这里有几个实用原则最小化穿越边界的信号仔细分析模块间的通信。如果两个子模块间存在大量高频、关键路径的信号交互强行将它们分开可能会在顶层制造大量的时序瓶颈和绕线拥塞。有时将它们合并到一个Block内部通过内部布线解决是更优的选择。总线化与分组对于必须穿越边界的相关信号如数据总线、地址总线应尽量将它们组织成总线并在Pin Assignment时将它们的位置分组Group并紧密排列。这有利于顶层使用更规整、更短的走线资源进行连接。# 在Innovus/ICC2中创建Pin Group的示例命令 createPinGroup -name DATA_BUS -pins {u_top/u_sub_sysA/data[31:0]} createPinGroup -name CTRL_BUS -pins {u_top/u_sub_sysA/valid u_top/u_sub_sysA/ready u_top/u_sub_sysA/addr[7:0]} # 然后可以在assignPtnPin时引用这些Group工具会尽量将它们摆放在一起通过逻辑与物理的协同规划我们为后续的物理实现奠定了一个清晰且高效的基础。划分的边界不再是随意画下的线条而是经过深思熟虑的战略决策。2. 法则二拥抱不规则形状但需有据可依在许多初学者的想象中芯片上的模块都应该是方方正正的矩形。但现实往往更“骨感”。回顾海思GPU子系统的Floorplan其整体形状就是一个典型的不规则多边形。这并非设计失误而是在芯片顶层资源竞争下的最优妥协。2.1 形状由顶层约束与模块需求共同决定子系统的形状Boundary通常由芯片顶层的架构师或顶层物理实现工程师Top Owner根据整体布局规划来划定。这个形状的确定需要综合考虑周边模块和硬核IP如SerDes, PLL, Memory Controller的固定位置。芯片级电源网络Power Grid和时钟树Clock Tree的总体规划。顶层IO和封装Bump的分布。子系统自身的面积预估和长宽比Aspect Ratio需求。因此当你拿到一个不规则形状的边界DEF文件时第一步不是抱怨而是理解其背后的约束。这个形状是顶层与你所在子系统之间的“契约”它定义了你的工作舞台。2.2 子模块在“舞台”内的二次划分拿到顶层给定的不规则形状后子系统负责人需要在这个形状内进一步划分内部的子模块如GPU Core。这时面积估算变得至关重要。一个快速而相对准确的经验公式是预估单元面积 (门数 × 每个门的平均面积) × (1 绕线开销因子) 绕线开销因子通常在20%~40%之间取决于模块的复杂度和工艺节点。更精细的方法可以利用工具进行快速布局尝试或基于类似设计的经验数据。目标是确保在给定的不规则形状内所有子模块及其所需的布线通道都能被容纳。子模块的形状也可以灵活调整不一定要是矩形。例如为了适配一个L形的顶层区域你可以将一个大模块切成两个L形的小块或者设计一个“凹”形模块来包裹另一个小模块。关键在于保证每个子模块自身的可实现性绕线、时序以及模块间接口的简洁性。形状策略优点缺点适用场景规则矩形工具支持好绕线规整利用率高可能浪费顶层不规则空间模块面积大对形状不敏感L形/多边形能更好地利用顶层空间适配性强内部绕线可能更复杂工具处理稍难顶层空间受限需紧密拼贴有通道Channel的划分为模块间关键信号预留专用布线通道牺牲了部分面积利用率模块间有大量高速总线需要优质布线资源2.3 利用工具进行形状探索现代EDA工具提供了强大的Floorplan探索功能。你可以设定好面积、长宽比等约束让工具自动生成多个划分方案并评估其绕线拥塞Congestion、时序预估等指标。虽然最终决策仍需工程师判断但工具能极大地拓宽思路发现人工难以想到的优化形状。3. 法则三Pin Assignment是划分成功的“临门一脚”如果说Block Partition是划定国土疆域那么Pin Assignment就是规划港口和交通枢纽。Pin的位置、层数和形状直接决定了顶层互联的效率和时序性能。这一步做不好前面再完美的划分也可能功亏一篑。3.1 出Pin层数的选择策略Pin应该放在哪一层金属上这没有唯一答案但有以下核心原则遵循工艺的走线方向在大多数工艺中金属层交替采用水平和垂直走向如M1横M2竖M3横...。Pin的走向应与其所在金属层的优选方向一致以利于连接。避开电源网络如果Power Rail使用了M1和M2双电源轨那么应尽量避免在M2上出Pin以减少短路Short和设计规则检查DRC违规的风险。考虑顶层绕线资源Pin所在的层应与其在顶层需要连接的目标网络所在的层相匹配或邻近以减少不必要的过孔Via和绕线长度。在海思的案例中对于纵向出Pin的需求工程师选择了M3和M5层而避开了线宽线距较大的M7层这是一个平衡了布线资源和信号完整性的典型决策。3.2 自动化与约束引导的结合完全手动摆放成千上万个Pin是不现实的。我们需要利用工具的assignPtnPin命令但必须用合理的约束来引导它。除了之前提到的Pin Group还有几个关键约束Pin Guide 定义一个区域引导某个Pin Group摆放在这个区域内。这对于将接口Pin对准相邻模块的位置非常有用。createPinGuide -name GUIDE_A -region { {x1 y1} {x2 y2} }Pin Blockage 定义一个禁止摆放Pin的区域例如模块内部有硬核IP或密集绕线区。createPinBlkg -name BLKG_CORE -region { {x3 y3} {x4 y4} }Spacing, Size, Layer约束 设定Pin之间的最小间距、Pin的宽度Width、深度Depth以及指定的金属层。setPinConstraint -pin * -spacing 0.5 -width 0.1 -depth 0.1 -layer M33.3 对齐Alignment与绕线评估Pin Assignment完成后必须检查其质量。一个重要的指标是Pin的对齐率。对齐的Pin意味着两个模块的接口信号在垂直或水平方向上直接对准顶层只需用一条短直金属线即可连接极大优化了时序和绕线。# 在Innovus中检查未对齐的Net reportUnalignedNets这个命令会报告ptnToPtn模块间和topToPtn顶层到模块网络中未对齐的2-pin网络数量。我们的目标是尽可能提高对齐率。完成Pin Assignment后一个非常推荐的步骤是进行快速的试验性绕线Trial Route并在命令中指定-honorPin选项以尊重已设定的Pin位置。这能快速暴露出潜在的绕线拥塞区域如果发现严重拥堵可能需要重新调整Pin的位置或模块形状。注意Pin Assignment不是一蹴而就的它往往需要与模块的Floorplan迭代多次。一个良好的流程是初步划分 - 预估面积和形状 - 尝试Pin Assignment - Trial Route检查拥塞 - 调整 - 再Pin Assignment直到找到一个平衡点。4. 法则四为低功耗与电源规划预留设计空间在现代芯片设计中低功耗已不是可选项。Hierarchical Flow必须为复杂的电源管理策略提供支持。这直接影响着Block Partition的决策。4.1 识别与隔离电源域在划分之初就要明确哪些模块属于常开域Always-On Domain哪些属于可关断域Power Gated Domain。不同的电源域必须被划分到不同的物理Block中。这就是为什么海思案例中右下角的3个Core可能被单独划分——它们可能需要独立的电源开关单元Power Switch Cell和隔离单元Isolation Cell。在划分时需要为电源开关单元、隔离单元、电平转换器Level Shifter以及静电放电保护ESD Clamp Cell和衬底接触Tie Cell等特殊单元预留位置和布线通道。这些单元的规划需要从子系统顶层一直传递到每个子模块的实现中。4.2 层次化电源网络Hierarchical Power Grid的规划电源规划Power Plan也需要层次化。通常的策略是子模块级Block Level 在每个子模块内部构建一个相对密集的电源网格通常使用较低的金属层如M1到M6。这个网格负责给模块内部的标准单元供电。子系统级Sub-System Level 在子系统顶层如A7TOP_Wrapper使用更高的金属层如M7, M8构建一个更粗壮的全局电源网格。这个网格负责给各个子模块供电并连接到芯片顶层的电源环Power Ring。网格对齐与连接 关键的一步是确保上下级电源网格在边界处能够通过过孔栈Via Stack良好地连接对齐。例如上下两个CPU Core的M7层电源条Strap应该在垂直方向上对齐以便在顶层轻松地用一条垂直的M8 strap将它们贯通形成一个坚固的网格。# 一个简化的层次化电源连接思路 # 在子模块中创建M7的电源条 createNet -power VDD createNet -ground VSS createPowerStrap -layer M7 -width 2 -spacing 2 -nets {VDD VSS} -start {x y} -end {x y} # 在子系统顶层创建M8的电源条并打孔连接到子模块的M7上 # 这通常在顶层连接Assemble时通过覆盖Overlap和打孔自动或手动完成4.3 电源规划信息的传递子系统负责人在完成顶层的电源规划后需要将电源网络的要求“释放”Release给各个子模块的负责人。这包括电源/地网络的名称Net Name。电源条Strap和电源环Ring所使用的金属层、宽度、间距。电源连接点Power Pin的位置和层信息。对ESD/Tie Cell的摆放区域要求。这些信息通常通过修改或约束子模块的物理库交换格式LEF文件或者在数据准备阶段通过脚本来传递确保上下层设计的一致性。5. 法则五将复用与数据流作为划分的隐形指南划分的终极目标之一是提升设计效率而设计复用是效率的最大来源。同时划分必须尊重芯片内部的数据流以减少关键路径的延迟。5.1 最大化硬核Hard Macro的复用海思案例完美诠释了这一点12个GPU Core通过巧妙的划分最终只需要设计2个独特的硬核左侧6个Core一种右上3个Core一种右下3个Core则视情况复用右上Core的设计。这直接将设计、验证和物理实现的工作量降低了数倍。在划分时应积极寻找设计中重复出现的、功能相同的子模块。将它们识别出来作为一个共用的硬核来设计和验证。即使这些模块在芯片上的物理位置不同只要逻辑功能一致就可以通过布局约束Placement Constraint在各自的位置上例化同一个硬核。5.2 依据数据流摆放与划分“Data Flow”是Floorplan的经典指导原则。对于像A7 Top这样的多核子系统其内部的数据流例如四个CPU Core通过一个共享的SCU模块进行通信决定了模块的相对位置。高交互模块应彼此靠近 四个CPU Core和它们共享的SCU模块应该被摆放在相邻的位置。在划分时即使它们被分成不同的Block也应确保它们的接口PinPartition Pin尽量出在彼此靠近的边界上。这缩短了互联长度对时序和功耗都极为有利。内存Memory的摆放 内存宏Memory Macro通常面积大、接口带宽高。应根据哪个处理器或模块最频繁访问它将其摆放在靠近该模块的位置。在划分时如果某个内存只被一个子模块专用可以考虑将其包含在该子模块的边界内如果被多个模块共享则可能需要放在顶层或者作为一个独立的Block。5.3 划分的粒度与工具负担划分的粒度需要权衡。划分得太细Block过多会大大增加顶层集成Assemble的复杂度顶层需要处理的Block间接口Interface数量爆炸绕线和时序收敛变得极其困难。划分得太粗Block过少则失去了Hierarchical Flow并行处理、简化单个Block复杂度的优势且可能因为单个Block太大而超出工具的处理能力。一个实用的经验法则是单个Block的规模应控制在工具能够高效运行的范围内同时确保顶层集成的Block数量在一个可管理的水平例如不超过10-15个主要Block。对于超大规模设计可以采用多层次Multi-LevelHierarchical策略即先划分成几个大的子系统每个子系统内部再进一步划分。最后记住划分是一个迭代的过程。在项目早期基于RTL和预估进行初步划分在物理实现阶段根据实际的布局、绕线和时序反馈可能需要对划分进行微调。保持划分方案的灵活性并与前端设计、架构团队保持紧密沟通是成功实施Hierarchical Flow的不二法门。通过这五个法则——逻辑物理协同、拥抱形状约束、精雕Pin规划、统筹功耗布局、引导数据复用——我们便能从华为海思这样的顶级实践中汲取智慧将复杂的芯片系统分解为一系列可管理、可实现的模块最终在硅片上完美地拼接出预想的功能与性能。这不仅仅是技术的运用更是工程艺术与系统思维的体现。