1. 从“锁”到“拍”为什么我们需要触发器如果你玩过乐高或者组装过任何需要按步骤来的东西你肯定知道一个道理得一步一步来不能乱。数字电路的世界也一样甚至更讲究秩序。想象一下你正在用一堆逻辑门比如与门、或门、非门搭建一个复杂的计算器。你按下一个数字键“5”这个“5”的信号会像水一样瞬间流过你的电路。如果电路里所有的门都同时工作争先恐后地处理这个信号结果会怎样很可能会乱成一锅粥因为信号到达不同地方的时间有快有慢最终算出来的结果可能根本不是5而是一个乱七八糟的数字。这就是数字电路里最让人头疼的问题之一竞争与冒险。为了解决这个“乱”的问题工程师们发明了锁存器Latch。你可以把它想象成一个最简单的“记忆单元”就像一个没有锁的门。当“置位Set”信号来了它就把门打开让“1”进去并记住当“复位Reset”信号来了它就把门关上让“0”进去并记住。没有新指令时它就保持原来的状态。听起来不错对吧我刚开始学的时候也觉得这玩意儿够用了。但实际一用就发现坑了这个“门”太敏感了只要输入信号一变它内部状态立刻就跟着变完全不管其他部分电路准备好了没有。整个电路还是处于一种“自由散漫”的状态无法统一步调。所以我们需要一个“指挥官”来给所有操作喊口令“预备——开始”。这个指挥官就是时钟信号CLK。而那个在指挥官口令下才工作的、更守纪律的记忆单元就是触发器Flip-Flop。触发器的核心思想就是我只在时钟信号规定的那个瞬间比如从低变高的那个跳变沿看一眼你的输入信号是什么然后把它牢牢锁住、存起来。在下一个口令到来之前任凭你输入信号怎么变我都雷打不动。这样一来整个电路的所有触发器都在同一个节拍下动作数据就像阅兵方阵一样整齐划一地向前传递彻底避免了混乱。可以说触发器是构建所有同步时序逻辑电路比如CPU、内存、计数器的基石砖块没有它现代计算机根本跑不起来。2. 触发器的“听令”方式电平、脉冲与边沿触发器怎么“听”时钟指挥官的口令呢这里就有讲究了。根据“听令”方式的不同触发器主要分成了三大派别电平触发、脉冲触发和边沿触发。理解它们的区别是掌握时序控制的关键。2.1 电平触发整个“有效期间”都竖起耳朵电平触发是最直观的一种方式。它规定当时钟信号CLK处于某个特定的电平比如高电平“1”时这段时间就是“有效期间”。在这整个期间内触发器都“竖起耳朵”输入信号D或S/R的任何变化都会立刻被触发器捕获并改变其输出状态。一旦CLK变成无效电平比如低电平“0”触发器就立刻“捂住耳朵”进入保持状态无视输入的任何变化。听起来很方便实则是个大坑我早年用这种触发器设计计数器时就栽过跟头。因为有效电平往往持续一段时间比如几纳秒如果输入信号在这段时间内因为电路延迟产生了毛刺Glitch或者抖动这些干扰会被忠实地记录下来导致触发器输出错误的状态。这就好比指挥官喊“预备——”的口令拖得很长有些士兵听到口令前半段就动了有些听到后半段才动队伍还是乱。所以电平触发方式抗干扰能力很弱在现代高速、高可靠性的数字系统中已经很少用作核心存储单元了但在一些简单的锁存场景或作为内部模块时还能见到。一个典型的例子是电平触发的D触发器。它的逻辑符号通常会在时钟端标一个“”符号但旁边没有小圆圈。它的特性很简单CLK1时Q DCLK0时Q保持。用波形分析时你必须注意在CLK高电平的整个区间输出Q都会随着输入D的变化而实时变化。2.2 脉冲触发主从协作一次采样为了克服电平触发对干扰敏感的缺点脉冲触发也叫主从触发被发明了出来。它采用了一种“主仆协作分两步走”的聪明策略。它内部实际上包含两个电平触发的触发器一个主触发器Master和一个从触发器Slave两者由互补的时钟信号控制。它的工作过程像一场交接仪式CLK高电平期间主触发器“开门”它开始监听输入信号并随之变化。与此同时从触发器因为接到的是反相的时钟CLK非所以“关门”保持状态不变与外界隔离。CLK从高变低的下降沿时刻这才是关键主触发器“关门”将下降沿前一瞬间的输入信号值锁存住。同时从触发器“开门”将主触发器锁存的值接收过来并输出到Q端。它的精髓在于“一次变化特性”。对于主从JK触发器尤其重要在CLK1的整个期间主触发器只会根据输入J、K变化一次一旦从00/11变成01/10导致主触发器翻转后后续J、K再变化主触发器就不理了然后在下降沿将这个确定的状态传给从触发器。这提高了可靠性但分析起来要格外小心必须追踪整个CLK高电平期间输入的变化历史而不能只看下降沿瞬间的输入。2.3 边沿触发只认“瞬间”的严格指挥官目前最主流、最可靠的方式是边沿触发。它非常严格指挥官的口令不是一个时间段而是某个特定的“瞬间动作”——通常是时钟信号从低到高的上升沿或者从高到低的下降沿。触发器只在这个瞬间“瞥一眼”输入信号的状态并立即将其锁存。在此前后无论输入信号怎么跳舞触发器都视而不见。这带来了巨大的优势极强的抗干扰能力只要确保在时钟边沿到来前后极短的时间窗口建立时间和保持时间内输入信号稳定其他时间的干扰一概无视。简化时序分析电路的状态变化只发生在明确的时刻分析波形和设计系统都变得非常清晰。适合高速电路因为只关心一个瞬间可以减少对时钟信号脉宽的要求有利于提高电路的工作频率。我们常用的74HC74芯片就是一个典型的上升沿触发的D触发器。在它的逻辑符号上时钟端CLK会标有“”符号如果是在上升沿触发就没有小圆圈如果是下降沿触发“”符号前会加一个小圆圈。在波形图上分析它是最爽的你只需要在每个时钟上升沿或下降沿画一条竖线然后看这一瞬间D是什么Q就变成什么之前之后D的变化都不用管。为了直观对比这三种触发方式我整理了一个表格你可以把它存下来设计电路时随时参考特性电平触发脉冲触发主从边沿触发动作时刻时钟有效电平整个期间时钟下降沿通常时钟上升沿或下降沿抗干扰性差较好有一次变化问题优秀波形分析关键关注整个有效电平期间输入变化关注整个高电平期间输入变化历史只关注边沿瞬间的输入常见代表电平D触发器、SR锁存器主从JK触发器74HC74 (D边沿触发器)应用场景简单锁存、临时存储中低速时序电路、历史遗留设计现代高速同步系统的绝对主流3. 触发器能干什么活SR、JK、D、T四大金刚知道了触发器什么时候“听令”接下来就得看它能执行什么“命令”了。这就是按逻辑功能分类SR触发器、JK触发器、D触发器和T触发器。它们就像不同工种的士兵擅长不同的任务。3.1 SR触发器最基础的“置位-复位”手SR触发器是最原始的触发器直接继承了锁存器的思想。它有两个输入SSet置位和RReset复位。S1, R0无论之前是啥输出Q一定被置为1。S0, R1无论之前是啥输出Q一定被置为0。S0, R0最安心的状态输出Q保持原样不变。S1, R1禁止状态这是一个大坑。对于基本的SR触发器这个输入组合是不允许出现的因为它会导致两个输出端Q和Q非同时变为0或1破坏了互补关系。当时钟信号撤除后电路会进入一个不可预测的“不定态”。在实际电路设计中必须通过外部逻辑确保不会出现S和R同时有效的情况。3.2 JK触发器解决了“禁忌”的全能选手JK触发器可以看作是SR触发器的“完全体”它完美解决了SR触发器SR1的禁忌问题。它也有两个输入J和K据说是发明人Jack Kilby的名字。J0, K0保持。J1, K0置1。J0, K1置0。J1, K1翻转这是JK触发器最精妙的地方。当时钟有效时如果J和K都是1输出Q会翻转到相反的状态即如果原来是0就变成1原来是1就变成0。这个功能让它天生就适合用来做计数器。一个实战经验用JK触发器设计一个简单的2分频电路即输出频率是时钟频率的一半特别简单。你只需要把J和K都接高电平逻辑1那么每个时钟有效沿到来时输出Q都会翻转一次。这样Q端输出的波形周期正好是CLK的两倍。你可以用74HC76双JK触发器芯片轻松搭出来试试。3.3 D触发器数据通道的“忠诚快递员”D触发器是当今数字电路中使用最广泛的触发器没有之一。它只有一个数据输入端口DData。它的功能简单到极致当时钟有效沿到来时把此刻D端的值原封不动地“快递”到输出Q端。即 Q(n1) D(n)。它的优势就在于这种极致的简单和明确无约束条件不像SR有禁止态D端输入0或1都是合法的。直观易懂干什么传数据。怎么传沿到来时照抄。用途极广几乎所有需要暂存、同步、寄存数据的地方都用它。比如构成移位寄存器把第一个D触发器的输出Q接到第二个的输入D第二个的Q接到第三个的D……在同一个时钟驱动下数据就会一位一位地向右移动这就是串行通信的基础。你在FPGA或单片机编程中定义的寄存器在硬件底层绝大多数都是由成千上万个D触发器构成的。它是最可靠的“数据搬运工”。3.4 T触发器专精于“翻转”的开关T触发器可以看作是JK触发器在JK情况下的一个特例。它只有一个输入TToggle翻转。T0保持。T1翻转。它的功能非常专一就是可控的翻转。当T恒为1时它就是一个每来一个时钟就翻转一次的二分频器。当T受其他逻辑控制时它可以用来构建复杂的计数序列。虽然专用T触发器芯片不常见但用D触发器或JK触发器很容易改装成一个T触发器比如把D触发器的Q非端接回自己的D端就实现了T1的功能。这四种触发器的核心行为可以用一个称为特性方程的公式来简洁描述这是进行电路分析和设计的数学工具D触发器Q* D Q*表示下一个状态JK触发器Q* J·Q K·Q Q是Q的非T触发器Q* T⊕Q ⊕表示异或SR触发器Q* S R·Q 约束条件S·R 0 避免不定态4. 实战演练看懂波形图避开那些“坑”理论说得再多不如在真实的波形图上走一圈。看懂波形图是调试数字电路的必备技能这里我结合自己踩过的坑给你捋一捋分析要点。首先拿到波形图第一步先看三要素时钟CLK的波形它是上升沿有效还是下降沿有效图上一般会有箭头指示。触发器的类型是D、JK、SR还是T这决定了输入和输出的关系。触发方式是边沿、脉冲还是电平触发这决定了动作的时刻。我们以一个下降沿触发的JK触发器为例分析一段波形假设初始状态Q0。CLK是周期性方波J和K的输入在某段时间变化。在第一个CLK下降沿你看这条下降沿对应的竖线此时J1K0。根据JK功能J1,K0应置1。所以在下降沿之后Q立刻从0跳变为1。在第二个CLK下降沿此时J0K1。功能是置0所以Q从1跳回0。在第三个CLK下降沿此时J1K1。功能是翻转所以Q从0翻转为1。关键来了在第三个和第四个时钟下降沿之间J和K的值可能又变化了好几次但只要你确认触发器是边沿触发那么这些变化统统忽略不计Q端在第三个下降沿之后就一直稳定为1直到第四个下降沿的到来。最容易出错的地方——不定态这主要出现在基本SR触发器或锁存器中。当S和R同时为有效电平比如对于高电平有效的或非门SR锁存器S1且R1时输出Q和Q非都变为0。问题不在于此时而在于当S和R同时撤销同时变回0的时刻。由于两个或非门电路参数的微小差异无法预测电路会稳定到0还是1这就是“不定态”。在波形图上这个时间段通常用交叉阴影线或“X”来表示。避免方法要么确保设计逻辑不会产生SR1的输入要么使用JK或D触发器来替代。另一个坑——脉冲触发器的一次变化分析主从JK触发器时如果你只盯着时钟下降沿瞬间的J、K值很可能出错。你必须回顾在整个CLK高电平期间J和K有没有引起主触发器发生过翻转。如果发生过一次翻转那么下降沿输出的状态就由那次翻转决定而不是下降沿瞬间的值。这是我初学时花了很久才绕明白的点。5. 在真实系统中触发器如何构建秩序世界现在让我们把视角拉高看看这些小小的触发器是如何协同工作构建出庞大的有序数字世界的。核心作用同步时序逻辑的基石计算机的CPU、手机里的处理器其最核心的部分就是一个巨大的同步时序逻辑电路。里面数以亿计的触发器都在同一个全局时钟Clock的边沿指挥下同步动作。时钟就像一个节拍器每“滴答”一下一个时钟周期所有触发器就同时做一次“采样-存储-输出”的动作。当前周期触发器输出的数据经过组合逻辑电路由与或非门构成的计算结果在下一个时钟周期开始时又被下一批触发器采样存起来。如此周而复始数据流被严格地分段、同步处理确保了计算的正确性。没有触发器提供的这种同步机制现代的高性能处理器根本无法工作。关键参数建立时间与保持时间这是触发器对输入信号提出的两个“礼貌要求”是时序分析的生命线。建立时间Tsu在时钟有效沿到来之前输入数据D必须保持稳定的最短时间。好比开会你得在领导敲锤子宣布开会前就坐好。保持时间Th在时钟有效沿到来之后输入数据D还必须保持稳定的最短时间。好比领导敲完锤子你也不能立刻站起来走人得再坐一会儿。 如果电路不满足这两个时间要求触发器就可能进入“亚稳态”输出一个既不是0也不是1的中间值并且需要很长时间才能稳定到某个确定值这会导致后续电路全部出错。在实际做FPGA或高速PCB设计时我们必须通过静态时序分析工具来检查所有路径是否满足建立和保持时间。典型应用电路示例寄存器一组比如8个、32个D触发器共享同一个时钟用来暂存一个数据字节或字。这是CPU中寄存器的基本原理。移位寄存器如上所述D触发器串联实现数据移位。用于串并转换、并串转换。计数器将JK触发器的J和K都接1或T触发器T接1并巧妙连接每来一个时钟就翻转多个触发器级联就能构成二进制计数器。我第一个用数字芯片搭成功的作品就是一个4位二进制计数器看着LED随着时钟规律地亮灭成就感满满。分频器T1的T触发器或JK1的JK触发器其输出Q的频率就是时钟频率的1/2是最简单的分频电路。理解触发器不仅仅是记住几种类型和公式更是要建立起一种“同步”和“时序”的思维模式。下次当你写下一行Verilog代码always (posedge clk)时或者当你用单片机配置一个定时器时希望你都能想起这背后是无数个小小的、忠诚的触发器在时钟的指挥下正在井然有序地工作共同支撑起整个数字世界的运行节拍。动手用74系列芯片或者FPGA开发板实际搭几个触发器电路观察示波器上的波形你会对这一切有更深刻、更直观的认识。