1. 从NLDM到CCS为什么90nm以下工艺的时序签核必须“换挡”十年前我刚入行做芯片设计的时候时序签核Timing Sign-off还是个相对“单纯”的活儿。那时候主流工艺还在130nm、90nm我们用的时序模型是NLDM非线性延迟模型。简单来说NLDM就像一个预先印好的“快递时间表”你告诉我包裹信号出发时的速度输入转换时间和目的地的大小输出负载电容我查一下表就能告诉你预计的送达时间单元延迟和包裹到达时的状态输出转换时间。这套方法在当时的工艺下又快又准大家用得都很顺手。但好景不长随着工艺节点一路狂奔到65nm、40nm、28nm甚至更小芯片设计的世界彻底变了天。我印象最深的是在做一个28nm工艺的移动SoC项目时用传统的NLDM模型跑出来的时序报告和实际流片后芯片的测试结果对不上某些关键路径的延迟偏差能超过15%。这可不是个小数目直接导致了芯片初期版本性能不达标项目差点延期。我们团队当时花了大量时间做ECO工程变更指令去修补过程非常痛苦。问题出在哪根源就在于NLDM模型在应对纳米级工艺的复杂物理效应时已经力不从心了。NLDM本质上是一个基于电压的“黑盒”模型它只关心信号在50%电源电压VDD/2这个点上的时间。它假设驱动单元就像一个理想的电压源串联一个固定的驱动电阻Rd而互连线网络和接收单元则被简化成一个集总电容。这个模型在“过去”是有效的因为那时候互连线的电阻R相对较小驱动电阻Rd和互连线阻抗Znet的比值Rd/Znet比较大电压分压效应不明显信号波形看起来还比较“规矩”。然而在90nm及以下的先进工艺中情况完全逆转了。为了追求更高的集成度金属连线变得又细又密导致互连线的电阻急剧增大。同时晶体管的驱动能力也在增强。这就造成了一个关键变化互连线的阻抗Znet开始远远大于驱动单元的驱动电阻Rd。这时候你再把驱动单元看成一个带固定内阻的电压源就大错特错了。因为根据电压分压公式 Vout/Vin Znet/(RdZnet)当 Znet Rd 时输出波形 Vout 几乎完全由互连线网络本身的特性决定驱动单元那个小小的内阻Rd几乎被“淹没”了。NLDM模型基于固定Rd的假设在这里完全失效它会严重低估互连线延迟和波形畸变。这还只是冰山一角。为了降低功耗现代芯片普遍采用了动态电压频率调节DVFS、多电压域Voltage Island等技术芯片不同区域的工作电压可能在实时变化。电压一下降晶体管的特性就变得非常非线性。更“诡异”的是温度反转效应在低电压下温度升高晶体管的迁移率下降延迟反而可能增加这与传统认知完全相反。此外还有串扰噪声、动态IR压降电源网络上的瞬间电压跌落等一系列效应都在疯狂地扭曲信号的波形。NLDM模型面对这些扭曲的、非理想的波形就像用一把刻度粗糙的尺子去测量一个精密零件的曲面根本无能为力。它只能给出一个基于“理想波形”估算的、单一的转换时间slew然后基于这个slew去查表算延迟。但实际信号可能是个“歪瓜裂枣”上升沿和下降沿不对称中间还有台阶或振铃。用NLDM去评估这种波形精度自然惨不忍睹。所以在纳米级时序签核这个“刀尖上跳舞”的领域我们必须换一把更精密的“尺子”。这把尺子就是复合电流源模型也就是CCS。它不再把驱动单元简单地看作一个电压源而是将其建模为一个与电压、时间都相关的精密电流源。这个思路的转变是应对高阻互连、复杂波形传播等挑战的治本之策。CCS模型的核心思想是我不再假设你的行为固定电阻而是直接记录你在各种条件下的“输出能力”电流随时间变化的曲线然后用真实的物理定律电流对电容积分得到电压去计算一切。这就好比不再依赖快递公司的“预估时间表”而是实时追踪每一辆快递车的GPS轨迹和实时速度从而精准预测送达时间。2. 拆解CCS它如何像“高精度电流探针”一样工作理解了为什么需要CCS我们再来看看CCS具体是怎么玩的。你可以把CCS模型想象成一个嵌入在时序分析工具里的“虚拟高精度电流探针和示波器组合”。传统的NLDM只在你单元的输入输出端口“拍照”记录电压达到VDD/50%的时间点而CCS则是在晶体管级的仿真中持续地“录像”记录下流过输出端口和输入端口的每一点电流和电压变化。2.1 CCS驱动模型一张动态的“电流指纹”图谱CCS驱动模型的生成过程其实就是一个高精度的“特征化”过程。库特征化工程师会针对设计中的每一个标准单元比如一个反相器、一个与非门的每一条时序弧比如输入A到输出Z的上升、下降路径进行大量的SPICE级电路仿真。具体怎么做呢假设我们要表征一个反相器输入上升、输出下降的时序弧。我们会设定一系列输入条件在输入端施加不同斜率的输入电压波形比如从慢到快10个不同的输入转换时间S_in。设定一系列输出条件在输出端挂上不同大小的电容负载比如从最小负载到最大负载8个不同的C_out。运行仿真并“录像”对每一种(S_in, C_out)的组合运行一次瞬态SPICE仿真。这次仿真不仅仅记录输出电压V_out(t)何时跨过阈值点更重要的是它会持续记录从驱动单元流出、流入负载电容的电流I_out(t)以及流入单元输入端的电流I_in(t)。这样对于这一条时序弧我们就得到了一个多维的数据表I_out f(t, S_in, C_out, V_out)。注意这里的电流是输出电压V_out的函数这非常关键因为它真实反映了晶体管在输出节点电压不断变化时的驱动能力变化而不是一个固定的电阻值。在实际的库文件中为了节省存储空间不会保存完整的、高采样率的电流波形。工程师们会用一套智能的算法从完整的I(t)波形中提取出一系列关键的(时间 电流)数据点。这些点经过精心挑选足以在后续计算中通过插值精确地重建出整个电压波形。这就构成了一张该单元驱动能力的“电流指纹”图谱。当我们在做门级时序分析时工具比如Synopsys的PrimeTime会这样做拿到驱动单元输入端的实际电压波形可能已经被前一级扭曲了。根据这个输入波形以及当前输出节点所连接的RC互连线网络后级负载去查询或插值出对应的驱动电流波形I_out(t)。将这股电流“注入”到后级的RC互连线网络模型中通过求解电路方程直接计算出输出节点上真实的电压波形V_out(t)。这个过程完美规避了NLDM中固定驱动电阻的假设。无论后级互连线的阻抗有多高Znet有多大我都是用真实的电流去驱动它计算结果自然就包含了高阻互连带来的所有延迟和波形畸变效应。2.2 CCS接收器模型从“死电容”到“活电容”说完了驱动端再看接收端。NLDM时代的接收端模型简单粗暴就是一个固定的输入电容C_in。它假设无论输入信号怎么变这个电容值都不变。这显然不符合晶体管的物理事实。晶体管栅极的电容是随栅源电压V_gs变化而剧烈变化的尤其是在信号转换期间米勒效应Miller Effect会导致等效输入电容出现一个尖峰。CCS模型如何解决这个问题它不再使用一个单一的电容值而是引入了两个电容值C1和C2来模拟信号转换过程中输入电容的动态变化。你可以这样理解C1代表了在输入信号转换初期直到达到延迟触发点通常是VDD的50%之前单元输入端呈现的等效电容。C2代表了在信号超过延迟触发点之后继续转换到稳定状态期间输入端呈现的等效电容。这两个值是通过分析特征化时记录的输入电流I_in(t)和输入电压V_in(t)波形通过数学优化算法如原始资料中提到的Brent算法反推出来的。它们的目标是当用这个C1/C2模型去计算延迟和波形时得到的结果必须与晶体管级SPICE仿真结果在关键时间点如延迟触发点、波形拐点上完全匹配。这样一来接收单元对前级驱动单元呈现的负载就不再是一个“死”的数值而是一个能随输入波形状态变化的“活”的负载模型。这极大地提高了单元延迟和输入转换时间计算的精度特别是在米勒效应显著的单元如反相器、复杂逻辑门中。3. 实战对比CCS在关键场景下如何“碾压”NLDM光讲原理可能还有点抽象我结合几个实际项目中踩过的坑来具体说说CCS比NLDM强在哪里。3.1 场景一高阻互连High-Resistance Interconnect下的延迟计算这是CCS优势最明显的场景。在一次40nm工艺的芯片设计中有一条全局时钟走线从时钟根部的驱动单元到末端触发器距离很长经过多层金属绕线寄生参数提取后显示其RC网络阻抗很高。我们用NLDM模型做时序分析报告显示这条路径的延迟是220ps裕量Slack是正的认为没问题。但当时我们已经开始并行做CCS模型的分析。用CCS模型重新跑了一遍结果让人惊出一身冷汗同一条路径的延迟算出来是285ps直接变成了负的裕量Violation差了整整65ps接近30%的误差。我们深入分析原因这条路径的驱动单元是一个尺寸较大的缓冲器Buffer其NLDM模型中的等效驱动电阻Rd较小。而互连线网络的阻抗Znet非常大确实满足 Znet Rd 的条件。NLDM模型基于固定Rd计算严重低估了互连线网络对波形的“拖拽”效应。而CCS模型直接用驱动单元的电流波形去驱动这个高阻RC网络真实地模拟了电流给分布式的RC网络充电的缓慢过程因此得到了大得多的延迟值。后来我们通过插入中继器Repeater打断了这条长线问题才得以解决。如果没有CCS模型这个时序问题很可能要等到流片测试才会暴露代价就太大了。3.2 场景二波形传播与串扰Crosstalk分析在纳米工艺下线间距很小串扰噪声是常态。两条相邻的线攻击线和受害线之间的耦合电容会导致受害线上的信号波形产生毛刺或变形。NLDM模型处理串扰非常吃力甚至可以说是“粗糙”。它通常采用所谓的“降额因子”Derating Factor或“Delta延迟”模型。比如工具会估算一个串扰噪声脉冲的高度和宽度然后根据经验公式给受害线的延迟加上一个固定的增量。这种方法完全忽略了噪声脉冲的具体形状如何影响受害线驱动单元的开关行为。CCS模型则能进行真正的“波形级”串扰分析。当攻击线上的信号跳变时它会通过耦合电容在受害线上注入一个电流噪声脉冲。CCS模型会将这个噪声电流直接叠加到受害线驱动单元的输出电流波形I_out(t)上。然后用这个叠加后的、畸变的电流波形去驱动受害线后级的RC网络计算出最终受害线接收端被严重扭曲的电压波形。最后基于这个真实的、带噪声的波形而不是一个理想的slew值来计算单元延迟。我遇到过这样一个案例一个触发器的数据输入信号线受到相邻时钟线串扰的影响。NLDM分析认为串扰带来的延迟增加在可接受范围内。但CCS分析显示噪声脉冲恰好叠加在数据信号转换的中段导致最终波形出现一个平台期使得接收数据的触发器采样窗口错乱有建立时间Setup Time违例的风险。CCS的这种精度对于确保高速接口和存储器路径的稳定性至关重要。3.3 场景三低电压与温度反转Temperature Inversion效应为了省电芯片的某些模块在空闲时会降低工作电压VDD。在低电压下比如0.6V晶体管的特性会变得非常非线性。更反直觉的是“温度反转”效应在低电压下温度升高载流子迁移率下降成为主导因素反而会导致晶体管速度变慢延迟增加。NLDM模型通常只在有限的几个电压、温度PVT条件下进行特征化比如典型的“快Fast”、“典型Typical”、“慢Slow”三个工艺角每个角对应一组固定的电压和温度。对于中间状态的电压和温度工具只能进行简单的线性插值这完全无法捕捉低电压下的非线性特性和温度反转效应。CCS模型库的特征化则更加精细。它可以在多个电压点例如0.6V, 0.7V, 0.8V, 0.9V, 1.0V和多个温度点例如-40°C, 0°C, 25°C, 85°C, 125°C下进行特征化生成多维的电流源数据表。在进行时序分析时如果工作点在特征化点之间CCS模型可以对电流波形本身进行多维插值。这意味着对于一个在0.75V、100°C下工作的模块CCS能够通过插值得到非常接近该实际条件的驱动电流特性从而精确计算出温度反转效应带来的额外延迟。这对于低功耗设计特别是动态电压频率调节DVFS场景下的时序签核是必不可少的。4. 拥抱CCS签核流程升级与最佳实践从NLDM迁移到CCS不仅仅是换一个库文件那么简单它意味着整个时序签核流程、工具方法和设计理念都需要进行升级。根据我和团队多次成功导入CCS的经验我总结了几条关键的最佳实践。首先库质量是基石。CCS模型库的精度完全取决于特征化Characterization的质量。必须确保特征化的SPICE网表准确反映了生产制造的实际情况包括准确的晶体管模型如FinFET模型、寄生参数和工艺角覆盖。特征化所用的输入激励波形、负载电容范围、电压温度采样点都必须精心设计以覆盖设计可能遇到的所有工作条件。一个粗糙的CCS库其效果可能还不如一个精致的NLDM库。其次工具链必须全面支持。你需要确认你的整个EDA流程从综合Synthesis、布局布线Place Route到时序签核Sign-off Timing和物理验证Physical Verification都支持CCS模型。理想情况下应该在设计早期如综合阶段就使用CCS模型进行预估以避免到签核阶段才发现无法收敛的“惊喜”。现在主流的工具如Synopsys的Design Compiler、IC Compiler II和PrimeTimeCadence的Innovus和Tempus都对CCS有很好的支持。第三分析模式要转变。使用CCS后时序报告不再仅仅是看一个延迟数字。要习惯去查看和分析波形。先进的时序工具都提供了波形查看和调试功能。当发现一条关键路径违例时不要只看报告里的延迟值应该把驱动单元的输出波形、接收单元的输入波形都调出来看。看看波形是否畸变得厉害上升沿和下降沿是否对称有没有台阶或振铃通过波形分析你能更直观地理解延迟产生的根本原因是互连线RC太大还是串扰太严重或者是单元驱动能力不足。第四建立更精确的互连模型。CCS模型的高精度优势需要同样高精度的互连线寄生参数来配合。在纳米工艺下必须使用基于场求解器的提取工具如StarRC来生成详细的寄生参数文件SPEF并且要考虑耦合电容的影响。如果还用简单的线负载模型Wire Load Model那CCS的精度优势就毫无用武之地了。最后签核标准需要重新校准。由于CCS模型更悲观或者说更真实它报出的延迟通常会比NLDM更大时序违例也会更多。这意味着以前用NLDM能闭合时序的设计换用CCS后可能需要更多的优化工作。项目团队需要为此预留额外的时间和资源。同时需要与Foundry晶圆厂密切合作基于硅测试数据来校准和确认CCS模型的精度并共同定义基于CCS的签核裕量Sign-off Margin标准。这个磨合过程是必不可少的。从我个人的经验来看从NLDM转向CCS的初期确实会有阵痛工具运行时间变长库文件体积变大时序违例增多。但这一切的付出都是值得的。它带来的是一种“信心”的提升。当你用CCS模型签核通过后你对芯片在真实硅片上能够按时序工作的信心是远高于NLDM时代的。这相当于把更多的设计风险从前端分析阶段就暴露和解决掉避免了后期流片失败的天价成本。对于追求一次流片成功First Silicon Success的复杂SoC设计来说CCS已经不是“要不要用”的选择题而是一个必须跨越的技术门槛。