从LVDS到112Gbps二十年SerDes技术演进与光互连的未来如果你在二十年前告诉一位硬件工程师未来单通道的芯片间数据速率能达到每秒数百吉比特他可能会觉得你在谈论科幻小说。那个时代LVDS低压差分信号技术正以其350mV的低摆幅和高达数百Mbps的速率在笔记本电脑的显示屏连接和工业控制领域大放异彩。它解决了并行总线面临的引脚数量爆炸、时钟歪斜和电磁干扰等棘手问题为高速串行通信铺平了道路。然而技术的车轮从未停歇。从LVDS的奠基到8b/10b编码的普及再到56Gbps PAM4调制成为数据中心标配直至今天112Gbps SerDes开始商用部署并展望224Gbps的蓝图SerDes的演进史本质上是一部不断挑战物理极限、在功耗、面积和带宽之间寻求最优解的奋斗史。这场演进的核心驱动力是数据洪流——从高清视频到人工智能训练从5G基站回传到自动驾驶传感器融合对带宽的渴求永无止境。而当我们逼近电信号在传统PCB和电缆中传输的香农极限时一个更根本的范式转变正在发生光正从长距离通信的舞台中央走向芯片的边缘甚至封装内部。共封装光学CPO等技术的兴起预示着SerDes的未来或将不再仅仅是电信号的转换器而是光电融合的桥梁。本文旨在为半导体行业的从业者、架构师和技术决策者梳理这条清晰而激动人心的技术脉络。我们将不仅回顾关键的技术节点和标准迭代更会深入分析每一次跃迁背后的权衡与创新并探讨在“后摩尔时代”光互连如何为SerDes乃至整个计算架构开启新的可能性。1. 奠基与启蒙LVDS时代与串行化的必要性在并行总线统治的年代数据通过多条线路同时传输每条线路承载一位数据并依赖一个同步时钟信号来确保接收端能同时捕获所有位。这种方式直观但在速度提升时遇到了难以逾越的障碍。并行传输的三大瓶颈时钟歪斜当时钟频率升高时钟信号到达不同数据路径的时间微小差异会被放大导致接收端采样错误。数据歪斜不同数据路径的长度和电气特性差异导致比特位到达时间不同。引脚与布线复杂度带宽翻倍通常意味着数据线数量翻倍导致芯片封装引脚激增、PCB布线拥挤、成本飙升且电磁兼容性设计困难。LVDS的出现提供了一种优雅的解决方案。它并非最早的差分信号技术但其低电压、低功耗、高噪声免疫的特性使其成为当时平衡性能与复杂度的理想选择。提示差分信号技术通过传输一对相位相反、幅度相等的信号接收端检测两者差值。外部共模噪声会同时、同等地耦合到两条线上在求差时被抵消从而获得了极强的抗干扰能力。LVDS SerDes的核心价值在于它将宽并行总线例如28位转换为少数几对如4对差分串行链路进行传输。这不仅大幅减少了互联数量更关键的是它将时钟信息嵌入到了数据流本身。一个典型的早期LVDS SerDes系统工作流程如下发送端并行数据如RGB各8位共24位图像数据输入串行器。串行器使用一个本地锁相环将输入并行时钟倍频到串行速率。数据经过并串转换变成高速比特流。驱动器将比特流转换为LVDS标准的差分电流信号典型值3.5mA输出。传输通道差分信号通过一对紧密耦合的PCB走线或电缆传输。接收端接收器检测差分电压。时钟数据恢复电路从跳变的数据流中提取出时钟信号这是串行通信的“心脏”。解串器在恢复时钟的节拍下将串行数据重新转换为并行格式输出。// 一个高度简化的LVDS发送端驱动模型展示差分电流源驱动 module lvds_tx ( input wire data_in, // 串行数据输入 output wire tx_p, // 正相输出 output wire tx_n // 反相输出 ); // 理想化的电流源开关模型 assign tx_p (data_in 1b1) ? 1.2V 0.175V : 1.2V - 0.175V; // 假设共模电压1.2V摆幅350mV assign tx_n (data_in 1b1) ? 1.2V - 0.175V : 1.2V 0.175V; endmoduleLVDS的成功应用领域远超显示接口。在工业相机、医疗成像设备、基站射频单元中它因其长距离传输能力可达数十米和强大的抗噪性而备受青睐。然而随着数据速率向Gbps迈进LVDS的局限性开始显现其简单的非归零码缺乏足够的跳变密度来保证复杂的时钟恢复且直流平衡性不佳限制了其在AC耦合通道中的应用。2. 编码的艺术与速率飞跃从8b/10b到PAM4为了突破LVDS的速率和距离限制并适应更复杂的信道如背板、光纤SerDes架构迎来了第一次重大进化引入复杂的编码方案。这不仅仅是增加冗余位更是对信号统计特性的精心设计。8b/10b编码可靠性的基石8b/10b编码由IBM的K. Odaka等人发明后因被Fibre Channel、千兆以太网、PCI Express等广泛采用而成为经典。它将每个8位数据字节映射为一个10位码字。其设计目标非常明确保证足够的跳变密度无论数据内容如何确保连续的“0”或“1”不超过5位这为接收端的时钟恢复电路提供了稳定的参考边沿。实现直流平衡确保传输的“0”和“1”数量长期均衡防止信号通过电容耦合或变压器时产生基线漂移。提供控制字符预留特殊的K码用于数据帧对齐、链路训练和错误检测。下表对比了LVDS与早期编码SerDes的关键特性特性LVDS SerDes8b/10b编码 SerDes典型速率≤ 1.25 Gbps1 Gbps - 3.125 Gbps (常见于Gen1/2 PCIe, SATA, XAUI)编码通常为NRZ (不归零码)8b/10b (20%开销)时钟恢复依赖数据边沿对长连0/1敏感编码保证跳变时钟恢复更稳健直流平衡无保证有保证适合AC耦合主要应用显示、短距板级互联背板、芯片间、早期光纤通道8b/10b编码的20%开销在当时是可以接受的代价因为它换来了系统的可靠性和互操作性。然而当速率向10Gbps及以上迈进时20%的带宽损失变得难以承受。64b/66b与更高效的编码万兆以太网10GbE引入了64b/66b编码开销仅为3.125%。它不再追求每个字符的直流平衡和跳变密度而是通过一个加扰器对长数据块进行处理从统计上实现类似特性并依靠帧同步头进行对齐。这标志着SerDes设计哲学从“字符级保证”转向“块级统计优化”。NRZ到PAM4从一维到二维在56Gbps及更高速率下NRZ非归零即2电平调制遇到了瓶颈。信号速率翻倍意味着信道损耗与频率的平方根成正比急剧增加符号间干扰严重。简单的均衡技术已无法补偿。解决方案是保持符号率不变但增加每个符号携带的比特数。PAM44电平脉冲幅度调制应运而生。它用4个不同的电压电平表示2个比特00, 01, 10, 11从而在相同符号率下将数据速率提升一倍。例如28 GBaud的PAM4信号可实现56 Gbps的速率。# 简化的PAM4电平映射示例 (理想情况) def nrz_to_pam4(two_bits): 将2个NRZ比特映射为PAM4电平 mapping { 00: -1.0, # 最低电平 01: -0.333, 10: 0.333, 11: 1.0 # 最高电平 } return mapping.get(two_bits, 0) # 模拟一个短数据序列 data_bits 00101110 # 8个比特对应4个PAM4符号 pam4_symbols [] for i in range(0, len(data_bits), 2): symbol nrz_to_pam4(data_bits[i:i2]) pam4_symbols.append(symbol) print(fNRZ比特流: {data_bits}) print(fPAM4符号序列: {pam4_symbols})然而PAM4带来了新的挑战信噪比要求更高三个眼图电平间的“眼睛”高度仅为NRZ的1/3对噪声和干扰更敏感。线性度要求苛刻驱动器和接收器需要极高的线性度以准确生成和区分四个电平。前向纠错成为必需更高的误码率使得强大的FEC如前向纠错成为链路预算中不可或缺的一环。从112Gbps开始业界已在讨论使用PAM6甚至PAM8的可能性但复杂度呈指数级增长。另一种思路是进一步利用信道维度例如结合PAM4与相干光通信中的偏振复用、正交调制技术但这已属于光SerDes的范畴。3. 挑战电极限均衡、时钟与封装协同设计当单通道速率突破56Gbps并向112Gbps迈进时SerDes设计从单纯的数字逻辑和模拟电路设计演变为一个涉及信号完整性、电源完整性、热管理和封装技术的跨学科系统工程。电互连的物理瓶颈主要体现在以下几个方面信道损耗与均衡技术演进PCB材料如FR4的介质损耗、铜箔的趋肤效应使得高频信号衰减严重。为了在接收端睁开“眼图”必须采用复杂的均衡技术。发送端均衡通常采用前馈均衡通过预加重或去加重预先塑造发射信号的频谱补偿高频分量在信道中的额外衰减。接收端均衡连续时间线性均衡器一种模拟滤波器提供高频增益。判决反馈均衡器一种非线性均衡器利用已判决的符号来消除后尾干扰对深衰落信道特别有效但存在错误传播风险。基于ADC的DSP均衡在接收端使用高速模数转换器将模拟信号数字化然后在数字域进行更灵活、更强大的均衡处理如最大似然序列检测。这是112Gbps及以上速率SerDes的主流方案但功耗较高。抖动管理与时钟架构抖动是数字信号边沿相对于理想位置的时间偏差是限制高速SerDes性能的关键因素。抖动主要分为随机抖动由热噪声、散粒噪声等引起通常具有高斯分布无法消除只能通过降低噪声或提高信号幅度来改善。确定性抖动由码间干扰、电源噪声、串扰等引起有界且可分析。高速SerDes采用源同步时钟或嵌入式时钟架构并依赖高性能的锁相环和时钟数据恢复电路。CDR电路必须能在存在大量抖动和噪声的情况下精确锁定数据的相位。近年来基于DSP的CDR因其强大的抗抖动能力和灵活性逐渐取代传统的模拟PLL方案。封装与互连的革命当信号速率进入毫米波范围封装引线、焊球、基板走线不再是“理想导线”而是需要精确建模的传输线。传统的引线键合封装引入的寄生电感已无法接受。先进封装技术成为必选项倒装芯片缩短互联长度减少寄生参数。硅中介层与2.5D封装在硅中介层上制作高密度、低损耗的再分布层实现多颗芯片的超高速互连。3D集成通过硅通孔将芯片垂直堆叠实现极短距、超高带宽的片间互联这为CPO技术提供了物理基础。下表概括了不同速率节点面临的核心挑战与关键技术速率节点核心挑战关键技术典型应用≤ 3.125 Gbps时钟恢复 基础信号完整性8b/10b编码 简单均衡 LVDS/CMLPCIe Gen1/2, SATA I/II, 千兆以太网6 - 28 Gbps信道损耗 码间干扰64b/66b编码 CTLE DFE 源同步时钟PCIe Gen3/4, 10G/25G/40G以太网 SAS56 Gbps严重信道损耗 功率效率PAM4调制 强FEC 基于ADC的接收机 先进封装400G以太网 (8x56G) PCIe Gen5/6112 Gbps逼近香农极限 热管理PAM4 更强DSP/FEC 硅光集成 CPO探索800G/1.6T以太网 AI集群互联224 Gbps (未来)电域可行性存疑可能转向光SerDes 更高级调制 (如PAM6/8, DP-QPSK)下一代数据中心 高性能计算4. 光之彼岸SerDes的光学演进与CPO前景当电SerDes在112Gbps及以上速率挣扎于功耗、损耗和复杂性时光互连提供了一个根本性的解决方案用光子代替电子作为信息载体。光信号在波导或光纤中传输几乎不受频率相关的损耗和电磁干扰影响且带宽潜力巨大。从可插拔光模块到共封装光学传统的光互连采用“可插拔光模块”形式通过SerDes将电信号转换为高速串行电信号再通过光模块内的激光器和调制器转换为光信号。这种方式存在“功耗墙”和“密度墙”功耗墙如前文资料所述在一个28Gb/s系统中光电/电光转换本身的功耗仅占小部分而SerDes电路的功耗占比可高达75%以上。速率越高SerDes的模拟电路驱动器、均衡器、CDR功耗越大。密度墙面板前面板的光模块接口数量受限于机箱尺寸限制了交换机总带宽的提升。共封装光学旨在解决这两个问题。CPO的核心思想是将光引擎激光器、调制器、探测器等与交换芯片或计算芯片封装在同一个基板上通过极短的高密度光互连如硅光波导连接从而大幅缩短电互连距离将厘米级甚至更长的PCB走线缩短到毫米级的封装内互连极大降低高速电信号的传输损耗和功耗。提高集成密度光接口可以更紧密地排列在芯片边缘突破前面板插拔的物理限制。优化系统功耗消除了可插拔模块的“金手指”连接器损耗并允许更优化的电源管理和热设计。光SerDes更彻底的集成CPO是封装层面的集成而光SerDes则是在电路层面寻求变革。其愿景是绕过传统的电SerDes直接将低速并行电信号调制到光载波上实现光电转换与并串转换的融合。一种实现思路是基于硅光的时间交错复用利用硅光调制器的极高带宽可达40GHz以上将多个低速电数据流如20路2GHz通过时分复用的方式加载到单一波长的光载波上形成高速串行光信号。这样功耗巨大的高速电SerDes电路被完全省去系统总功耗得以显著降低。注意光SerDes并非要完全取代电SerDes。在短距如芯片内、芯片间通信中电互连在成本和集成度上仍有优势。光互连更可能在中长距1米和超高带宽场景如机架间、数据中心集群发挥主导作用并与先进封装下的电互连形成异构集成。技术挑战与未来展望走向光互连的道路并非坦途成本硅光工艺成熟度、激光器集成尤其是异质集成的成本仍需降低。热管理激光器对温度极其敏感需要精密的温控这与高功耗计算芯片的热环境存在矛盾。标准化与生态系统CPO和光SerDes的接口标准、测试方法、供应链仍在发展初期。可维护性传统可插拔模块的热插拔特性在CPO架构下难以实现对系统可靠性和运维提出了更高要求。尽管如此在AI与机器学习驱动的超大规模数据中心、下一代电信网络如5G Advanced/6G前传回传对带宽和能效的极致要求下光进铜退的趋势已不可逆转。SerDes技术作为连接数字世界与物理世界的桥梁正站在从“电”到“光”的历史转折点上。未来的系统架构师需要同时精通高速电路设计、光子集成和先进封装才能驾驭这场融合带来的机遇与挑战。