FPGA源码 SATA IP源码 XIlinx 7系列FPGA SATA3.0 IP Verilog语言 连续读写速率500MB/s 870evo实测读写速率下图所示连续写10GByte 支持RAM数据接口 支持FIFO或Stream数据接口 设备自检 设备Identify DMA控制器等 支持带电热插拔 支持多个SATA设备连接Raid controller等 兼容各厂家SATA SSD三星、镁光、金士顿、闪迪等均已验证 图片开发板MZ70357系列均可 也可出开发板源码 详细用户手册最近捣鼓Xilinx 7系FPGA玩SATA3.0上瘾了实测三星870EVO连续写10GB数据不掉速读写稳定在560MB/s左右。这个自研的SATA IP核有点意思今天随便唠唠实现细节。核心的物理层协议处理用Verilog硬刚注意这个对齐检测模块// 8b10b码字同步状态机 always (posedge sata_clk) begin case(sync_state) SYNC_INIT: if(comma_detect) sync_cnt 0; SYNC_CHECK: begin if(rx_data[9:0] COMMA_K28_5) sync_cnt sync_cnt 1; else sync_cnt 0; if(sync_cnt 7) sync_state SYNC_ACQUIRED; end //...其他状态处理 endcase end这段代码负责在高速串行数据流里抓取K28.5逗号字符连续抓到8次才算同步成功。实测发现Xilinx的GTP收发器偶尔会丢同步加了这个状态机后链路稳定性直接起飞。数据接口这块支持双通道DMA突发传输配置寄存器长这样parameter DMA_CTRL 32h1000_0C00; // 64位位宽突发长度256 wire [31:0] dma_cmd {8h01, // 写操作 dev_id[3:0], // 设备号 DMA_CTRL[19:0]};突发长度设到256能榨干AXI总线带宽实测用MIG控制器配DDR3缓存时突发长度低于128性能直接腰斩。这里有个坑不同SSD的NCQ队列深度差异很大三星盘能吃到满配队列某些国产盘超过32就卡顿。FPGA源码 SATA IP源码 XIlinx 7系列FPGA SATA3.0 IP Verilog语言 连续读写速率500MB/s 870evo实测读写速率下图所示连续写10GByte 支持RAM数据接口 支持FIFO或Stream数据接口 设备自检 设备Identify DMA控制器等 支持带电热插拔 支持多个SATA设备连接Raid controller等 兼容各厂家SATA SSD三星、镁光、金士顿、闪迪等均已验证 图片开发板MZ70357系列均可 也可出开发板源码 详细用户手册热插拔检测电路是灵魂设计直接硬件级实现assign hdd_present ~phy_ready (detect_pulse 5h10); always (posedge clk_50m) begin if(phy_reset) detect_pulse 0; else if(phy_ready) detect_pulse detect_pulse 1; end用50MHz时钟采样PHY状态信号连续检测到16个周期的高电平才认为设备就位。实测带电插拔SSD时这个防抖逻辑成功避免了好几次蓝屏事故。测试时发现个诡异现象同时接两块西数蓝盘时DMA会卡死。最后查出来是AXI互联的仲裁优先级配置问题改成交叉轮询模式后吞吐量反而提升了23%。所以说多盘阵列不是简单堆设备时序收敛得下血本。配套的MZ7035开发板跑这个IP核稳如老狗PHY层眼图张开度0.35UI以上。最近在魔改支持SATA Port Multiplier打算搞个四盘位FPGA阵列卡。有老铁想上车可以私板子和源码都现成的用户手册写了78页比红楼梦还厚。