VCS 2023.12与Verdi L-2016.06联合仿真工程级Makefile自动化实践指南1. 工具链整合的价值与挑战在数字IC验证领域VCS与Verdi的组合堪称黄金搭档。VCS作为Synopsys推出的高性能仿真器以其出色的编译速度和仿真效率著称而Verdi则以其强大的调试能力成为设计问题定位的利器。然而这两个工具的协同工作往往需要复杂的参数配置和繁琐的操作步骤这正是Makefile自动化脚本可以大显身手的地方。传统的手动操作流程存在几个明显痛点环境依赖性强需要手动设置NOVAS_HOME等环境变量参数记忆成本高VCS编译选项、Verdi启动参数等难以记忆流程碎片化编译、仿真、调试需要分别执行不同命令结果不可复现手工操作容易遗漏关键参数一个精心设计的Makefile解决方案可以带来以下提升一键式操作将多步操作封装为单个make命令参数集中管理所有关键参数在脚本头部统一配置环境自检自动检查工具路径和依赖关系结果可复现确保每次执行使用相同的参数配置2. 工程级Makefile架构设计2.1 目录结构规范建议采用以下目录结构这是经过多个项目验证的最佳实践project_root/ ├── rtl/ # RTL设计代码 ├── tb/ # 测试平台文件 ├── sim/ # 仿真相关文件 │ ├── Makefile # 主控制脚本 │ ├── filelist.f # 设计文件列表 │ ├── config/ # 配置文件目录 │ └── log/ # 日志文件目录 ├── wave/ # 波形文件存储 └── coverage/ # 覆盖率数据2.2 Makefile核心模块一个完整的工程级Makefile应包含以下功能模块# 工具路径配置 NOVAS_HOME : /opt/synopsys/Verdi_L-2016.06 VCS_HOME : /opt/synopsys/VCS_2023.12 # 工程参数配置 TOP_MODULE : top_tb FSDB_FILE : $(TOP_MODULE).fsdb FILELIST : filelist.f # 编译选项 VCS_OPTS : -full64 -sverilog v2k -debug_accall VCS_OPTS -timescale1ns/1ps -lca -kdb VCS_OPTS -P $(NOVAS_ARGS) # Verdi接口配置 NOVAS_ARGS : $(NOVAS_HOME)/share/PLI/VCS/LINUX64/novas.tab NOVAS_ARGS $(NOVAS_HOME)/share/PLI/VCS/LINUX64/pli.a # 覆盖率收集配置 CM_TYPE : linecondfsmbranchtgl CM_DIR : ./coverage3. 三步自动化流程实现3.1 编译阶段优化编译阶段的核心任务是生成可执行的仿真程序关键是要正确处理以下方面compile: vcs $(VCS_OPTS) \ -f $(FILELIST) \ -top $(TOP_MODULE) \ -cm $(CM_TYPE) \ -cm_dir $(CM_DIR) \ -l compile.log关键参数说明参数作用推荐值-full6464位模式编译必须-sverilog支持SystemVerilog根据需求v2kVerilog-2001支持建议-debug_accall调试功能全开调试阶段建议-cm覆盖率类型根据验证计划常见问题处理PLI接口错误确保NOVAS_ARGS路径正确版本兼容性问题使用-full64统一工具链位数文件缺失错误检查filelist.f是否包含所有必要文件3.2 仿真阶段控制仿真阶段需要关注波形生成和日志记录sim: ./simv \ fsdbautoflush \ -ucli -i dump_fsdb.tcl \ -cm $(CM_TYPE) \ -cm_dir $(CM_DIR) \ -l sim.log配套的dump_fsdb.tcl脚本# 波形dump控制脚本 fsdbDumpfile $env(FSDB_FILE) fsdbDumpvars 0 $env(TOP_MODULE) run仿真控制技巧使用fsdbautoflush实现仿真过程中实时写入波形通过-ucli启用命令行交互接口在testbench中添加仿真时长控制initial begin #1000; // 仿真1000个时间单位 $finish; end3.3 调试阶段优化Verdi启动配置应当考虑日常调试需求verdi: verdi -f $(FILELIST) \ -ssf $(FSDB_FILE) \ -nologo Verdi高效调试技巧信号追踪Ctrlw添加信号到波形窗口h显示完整信号路径波形操作f自动适配波形显示z/Z缩放波形Ctrl方向键横向移动代码导航双击信号跳转到定义Ctrlg跳转到指定行书签功能Shifts保存信号组下次通过File-Load Signal快速恢复4. 高级工程化实践4.1 参数化设计支持通过Makefile参数实现不同配置的灵活切换# 模式选择debug/release MODE ? debug ifeq ($(MODE),debug) VCS_OPTS -debug_accall else VCS_OPTS -debug_access endif # 覆盖率开关 COV ? 1 ifeq ($(COV),1) VCS_OPTS -cm $(CM_TYPE) endif使用示例make compile MODErelease COV04.2 多测试用例管理扩展Makefile支持批量测试TESTCASES : test1 test2 test3 run_all: $(addprefix run_,$(TESTCASES)) run_%: echo Running testcase $* $(MAKE) sim TEST$* FSDB_FILE$*.fsdb4.3 自动化检查点添加预处理检查确保环境正确check_env: which vcs /dev/null || (echo VCS not found in PATH; exit 1) test -d $(NOVAS_HOME) || (echo Verdi path error; exit 1) test -f $(FILELIST) || (echo Filelist missing; exit 1) compile: check_env # 原有编译命令5. 常见问题解决方案5.1 波形文件异常处理问题现象波形文件生成但无法打开检查步骤确认testbench中有$fsdbDumpfile调用检查文件权限ls -l *.fsdb验证Verdi版本匹配verdi -version典型解决方案# 在Makefile中添加波形验证规则 check_wave: test -f $(FSDB_FILE) \ echo Wavefile exists || \ (echo Wavefile missing; exit 1)5.2 性能优化技巧当设计规模较大时可以尝试以下优化增量编译VCS_OPTS -Mupdate -ignore initial_module并行编译VCS_OPTS -j8 # 使用8个CPU核心分区调试# 在dump_fsdb.tcl中限定dump范围 fsdbDumpvars 0 top.submodule5.3 版本控制集成将仿真环境与Git集成git_version: echo Git Revision: $(shell git rev-parse --short HEAD) echo Last Commit Date: $(shell git log -1 --format%cd) sim: git_version # 原有仿真命令6. 扩展应用场景6.1 回归测试集成将Makefile与CI系统集成regression: clean compile $(foreach test,$(TESTCASES),\ $(MAKE) sim TEST$(test) FSDB_FILE$(test).fsdb;) $(MAKE) coverage_report coverage_report: urg -dir *.vdb -report coverage_report6.2 自定义波形配置保存Verdi界面配置在Verdi中设置好信号分组、颜色等File → Save Signal → 保存为*.rc文件修改Makefileverdi: verdi -f $(FILELIST) -ssf $(FSDB_FILE) -sswr config.rc 6.3 跨平台适配处理Windows/Linux差异ifeq ($(OS),Windows_NT) RM : del /Q FSDB_VIEWER : verdi.exe else RM : rm -rf FSDB_VIEWER : verdi endif