新年快乐扫描二维码查看更多精彩PCI Express技术路线图显示在人工智能、高性能计算和数据中心的需求推动下I/O带宽大约每三年翻一番。为实现更高的数据速率必须仔细优化PCB走线、高速电缆和连接器以保持信号完整性。PCB因其成本效益而被广泛用于服务器平台。然而PCIe Gen6从NRZ向PAM4信号处理的转变引入了更低的信噪比和增加的反射这在以128Gbps PAM4运行的PCIe Gen7中变得更加关键。需要关注的关键领域包括布线阻抗不连续性和由过孔残桩长度引起的近端串扰。下面采用TDR和3D电磁仿真来分析布线阻抗行为和过孔残桩长度对NEXT串扰的影响。研究结果突出了布线阻抗容差和过孔残桩管理中的权衡为优化PCIe Gen7通道设计提供了明确建议。增加的串行数据速率和更小的外形封装加剧了阻抗不连续性和串扰。紧密的引脚间距需要缩颈布线进一步复杂化了阻抗一致性和串扰管理。随着处理器引脚数量的增加布线挑战变得越来越重要需要精确控制布线阻抗和过孔残桩长度以确保可靠的PCIe Gen7 128Gbps PAM4性能。PCIE 7.0中的信号完整性瓶颈PCIe 7.0提供每通道高达128 Gbps的数据速率显著提高了信号完整性要求。采用本质上对噪声敏感的PAM4信号处理结合32 GHz的升高奈奎斯特频率意味着通道设计中的即使微小缺陷也会显著降低信噪比。PCIe 7.0强制执行严格的通道损耗预算在奈奎斯特频率处上限为36 dB需要严格控制远端串扰和近端串扰。实现这些苛刻标准需要细致优化每个通道组件特别是PCB结构。布线阻抗控制在最小化PCB布线区域中的反射和衰减方面起着关键作用。在这个关键连接处的阻抗失配引入了显著的反射严重损害了可靠PAM4信号处理所需的信号完整性。同样重要的是过孔结构的精确管理特别是限制过孔残桩长度。延长的过孔残桩在较低频率谐振并加剧走线到过孔残桩耦合噪声显著提高NEXT并降低信号清晰度。在传统的PCIe拓扑设计中如图1所示在PCIe 6.0实施中普遍存在由于密集布线在奈奎斯特频率处通常表现出过高的NEXT水平范围从-35到-30 dB。复杂的相互作用如走线到走线、走线到过孔、过孔到过孔特别是过孔残桩耦合显著损害了高密度引脚区域和紧密布线区域的性能。因此优化布线阻抗和最小化过孔残桩长度是满足PCIe 7.0严格信号完整性标准的基本策略。下面将探讨通过有效减少反射和NEXT耦合的仿真方法解决PCB布线阻抗和过孔残桩优化问题。通过实施这些优化方法设计人员可以满足未来数据中心和AI应用中稳健PCIe 7.0性能所需的严格信号完整性标准。布线走线阻抗设计以显著提高的32 GHz奈奎斯特频率和PAM4调制运行的PCIe Gen7的信号完整性对PCB布局施加了严格的设计约束特别是关于布线阻抗控制。在密集布线区域内精确的阻抗管理对于保持信号完整性和满足眼图容限规格至关重要。图2说明了在高密度引脚区域内采用的典型布线阻抗布线样式。所示的布线布线使用标称走线宽度为3 mil和走线间距为3.4 mil如图3所示展示了高速数字设计中通常遇到的紧密布线约束。为了评估阻抗容差的影响使用TDR仿真评估了两种具有不同布线阻抗设计和容差水平101Ω±10%和103Ω±15%的布线阻抗设计。图4显示了两种情况的阻抗响应。±10%容差设计表现出更紧密的阻抗响应而±15%容差显示出增加的变异性导致信号反射和退化的更高潜力。为了量化布线阻抗容差对系统性能的影响进行了使用响应曲面方法的全面实验设计比较不同PCB走线长度6in、7in和8in下的PCIe Gen7眼图容限。结果总结在表I中清楚地表明与更宽容差情况相比更严格的阻抗控制提供了显著改善的眼图容限。具体而言对于8in PCB长度更严格的容差导致在BER 1e-6处眼高为1.32而更宽容差仅产生0.816突显了眼高62%的显著改善。重要性因素分析进一步强调了布线阻抗在PCIe Gen7信号完整性中的关键作用。如图6所示BO_Z是影响眼高和眼宽容限的最重要因素之一。这强调了在PCB设计和制造过程中严格控制布线阻抗以满足严格PCIe Gen7设计要求的必要性。总之严格控制布线走线阻抗显著增强了PCIe Gen7系统性能强调了在高速PCB布局中仔细设计和严格阻抗管理实践的必要性。过孔残桩长度对近端串扰的影响过孔残桩长度对高速信号完整性的影响是PCIe Gen7通道设计中的关键考虑因素特别是由于其对近端串扰和眼图容限性能的显著影响。如图7所示当信号从一层过渡到另一层时会产生走线到过孔残桩耦合噪声。活动信号层下方的剩余过孔残桩作为谐振结构由于其与附近信号走线和层间干扰源的相互作用引入了NEXT和FEXT。进行了一系列3D 仿真来评估剩余过孔残桩对信号完整性的影响。分析重点在于背钻过孔残桩长度设置为4、6、8和10 mil如图8所示。选择这些残桩长度以反映高速设计中先进PCB制造中的实际约束。仿真的布线区域模型包括带有VIPPO过孔、背钻工艺和扩展布线路由走线的完整引脚区域。对于串扰分析六个差分对放置在L18上而五个相邻对作为FEXT干扰源并确定一个中央受害对进行最坏情况NEXT测量。L16上的剩余对作为RX路径的额外NEXT干扰源。图9总结了作为过孔残桩长度函数的插入损耗、回波损耗、TDR阻抗和NEXT耦合的仿真结果。当过孔残桩从10 mil缩短到4 mil时观察到几个好处插入损耗减少的残桩长度降低了32 GHz处的插入损耗4 mil残桩显示最低损耗回波损耗更短的残桩带来改善的回波损耗值表明反射更低和更好的阻抗匹配TDR阻抗与过孔残桩相关的电容凹陷随着更短的剩余残桩而最小化导致更平坦的阻抗分布NEXT耦合L16干扰源和L18受害对之间的NEXT随着残桩缩短而显著减少此外实验设计和响应曲面方法论分析显示过孔残桩长度是影响PCIe Gen7眼图容限的主导因素。4 mil残桩配置实现了最佳统计眼图容限顶部眼高从2.05改善到3.2。ccICN值也表明更长的过孔残桩引入了更多串扰噪声和更高缺陷率。总结上面对影响PCIe Gen7通道信号完整性的两个关键因素进行了全面研究布线走线阻抗容差和过孔残桩长度控制。通过全波仿真、实验设计和统计分析的结合证明严格的布线走线阻抗管理对于最小化通道反射和在128 Gbps处最大化眼图容限至关重要。比较研究显示将阻抗容差从±15%收紧到±10%显著改善了眼高和眼宽从而降低了信号退化风险。此外使用详细的3D建模和分析检查了剩余过孔残桩长度对近端串扰和通道损耗的影响。结果表明通过背钻工艺缩短过孔残桩有效减少了NEXT改善了插入/回波损耗并增强了统计眼图容限导致更低的DPPM率。这些发现强调了精确PCB设计和制造实践的重要性特别是在高速、高密度互连中以确保下一代PCIe接口的稳健性能和高制造良率。往期推荐11-PCIE PCB channel性能及时域性能评估10-PCIE4.0 PCB物理设计SI考虑09-芯片封装PCIE各个电源阻抗及DC IRdrop分析07-芯片控制器PCIE串行接口封装SI频域设计性能评估PCIE-Gen5/6 Phy的电源完整性设计PCIe Gen3 Channels SI协议性能评估方法PCIe 6.0高速接口传输线intra-pair skew分析与管理PCIe 5.0 block cap接不同via形式SI性能的对比112G PAM4/56G NRZ芯片封装互连设计和SI性能